通用CRC发电机HDL优化

生成CRC码位并将其附加到输入数据中

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通信工具箱HDL支持/错误检测和校正/ CRC金宝app
通信工具箱/错误检测和纠正/ CRC

描述

的通用CRC发电机HDL优化块，类似于一般CRC发电机块，生成循环冗余校验（CRC）校验和，并将其附加到输入消息。的通用CRC发电机HDL优化块处理为HDL代码生成进行了优化。该块不是一次处理整个帧，而是接受并返回一个带有控制信号的数据样本流。控制信号表明样本的有效性和帧的边界。为了实现更高的吞吐量，该块接受高达CRC长度的矢量数据，并实现并行架构。

港口

输入

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`dataIn`- 输入数据
标量|矢量图

输入数据，指定为其中一个选项。

标量-指定一个代表几个位的整数。对于本例，块支持无符号整数(金宝appuint8，uint16,或uint32）或者Fixdt（0，n，0）数据类型。
向量-指定一个二进制值的向量。对于这种情况，块支持a金宝app双人间或者布尔基数据类型。

数据宽度小于等于CRC校验长度，且CRC校验长度能被数据宽度整除。对于CRC-CCITT/CRC-16，有效数据宽度为16、8、4、2、1。

示例：的uint8矢量输入[0 0 0 1 0 0 1 1]相当于19．

`启动`—启动输入框指示灯
布尔标量子

输入帧指示符的开始，指定为布尔标量。

数据类型：布尔基

`endIn`- 输入框架指示灯末端
布尔标量子

输入帧指示器的结尾，指定为布尔标量。

数据类型：布尔基

`vidmin`- 有效输入数据指示符
布尔标量子

有效输入数据指示符，指定为布尔标量。

这是一个控制信号，表明数据是否dataIn端口有效。

数据类型：布尔基

输出

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`数据源`- 输出数据
标量|矢量图

带有附加校验和的输出数据，作为标量或向量返回。输出数据类型和大小与输入数据相同。

`启动`- 启动输出帧指示器
标量

输出帧指示符的开始，返回一个布尔标量。

数据类型：布尔基

`终结`- 输出框架指示灯末端
标量

输出框架指示器结束，作为布尔标量返回。

数据类型：布尔基

`验证`—输出数据指示灯有效
标量

有效的输出数据指示符，作为布尔标量返回。

该端口是一个控制信号，指示数据是否在数据源端口有效。

数据类型：布尔基

参数

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`多项式`-发电机多项式
`[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1]`(默认)|二进制矢量

将发电机多项式指定为二进制向量，其中具有基准的系数以降序为单位。向量长度等于多项式加1的程度。

`初始状态`- 移位寄存器的初始条件
`0`(默认)|二进制标量|二进制矢量

将内部移位寄存器的初始条件指定为二进制、双精度或单精度标量或向量。对于向量输入，初始状态的长度必须等于生成器多项式的次数。

`直接法`- 计算校验和的方法
`关闭`(默认)|`上`

指定用于计算校验和的直接或间接方法。

为使用直接算法进行CRC校验和计算的块选择此参数。
为块清除此参数以使用非直接算法进行CRC校验和计算。

有关直接和非直接算法的更多信息，请参见循环冗余检查代码．

`反映投入`- 输入字节顺序
`关闭`(默认)|`上`

指定输入字节顺序。

为块选择此参数，以便在它进入移位寄存器之前翻转每个输入字节。
清除该块的此参数将消息数据传递给移位寄存器不变。

输入的数据宽度必须是8的倍数。

`反映了CRC校验和`- 校验和字节订单
`关闭`(默认)|`上`

指定校验和字节顺序。

在将其传递到最终XOR阶段之前，选择该块的此参数将每个校验和字节翻转。
为块清除此参数，以将校验和字节不变地传递到最后的XOR阶段。

输入的数据宽度必须是8的倍数。

`最终XOR值`- 校验和
`0`(默认)|二进制标量|二进制矢量

将校验和指定为二进制、双精度或单精度数据类型标量或向量。块使用这个值对CRC校验和执行异或操作，然后将其附加到输入数据中。

如果指定一个向量输入，向量长度必须等于生成器多项式的次数。

模型的例子

使用HDL优化的CRC库块

使用HDL优化的CRC生成器和CRC检测器库块，然后配置这些块以满足IEEE®802.11标准[1]。

算法

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当您使用向量或整数输入时，块实现并行CRC算法[1]．

为了为现代通信系统提供高吞吐量，该模块采用并行架构实现CRC算法。这个架构递归地计算米每个CRC校验和的比特W输入位。在框架末尾，最终校验和结果将附加到消息。对于多项式的长度米的递归校验和计算W并行位是

$X^{＇} ＝ F_{W} （ \times ） X （ + ） D ．$

F_W是一个米-米用新的输入位选择多项式计算的当前状态元素的矩阵。D是一个米元素向量，它提供新的输入位，与生成器的多项式排序并填充为零。该块实现了逻辑与的(×)和逻辑异或的(+)。

时序图

该波形显示流数据和伴随的控制信号的CRC16与8位二进制矢量输入。要插入校验和字，输入帧之间必须有足够的空间。

此波形图显示了连续输入数据。该块还支持非连续数据。金宝app输出有效信号与输入有效模式匹配。

初次延迟

的通用CRC发电机HDL优化块在输出上引入一个延迟。假设输入数据是连续的，您可以使用这个等式来计算延迟。

initialdelay = (CRC长度/输入数据宽度)+ 2。

参考资料

[1] Campobello，G.，G.凯顿和M. Russo。“并行CRC实现。”IEEE计算机汇刊52岁的没有。10(十月2003):1312-19。https://doi.org/10.1109/TC.2003.1234528。

扩展功能

C / C ++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

不建议生产代码。

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的其他配置选项。

HDL架构

此块具有单个默认的HDL体系结构。

HDL块属性

ConstrainedOutputPipeline	通过在您的设计中移动现有延迟，在输出处放置寄存器数。分布式流水线不会重新分配这些寄存器。默认为`0`．有关更多详细信息，请参阅ConstrainedOutputPipeline（HDL编码器）．
InputPipeline	输入管道级的数量以插入生成的代码。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0`．有关更多详细信息，请参阅InputPipeline（HDL编码器）．
OutputPipeline	输出流水线阶段以生成的代码插入。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0`．有关更多详细信息，请参阅OutputPipeline（HDL编码器）．

另请参阅

comm.HDLCRCGenerator|一般CRC发电机|通用CRC综合征探测器HDL优化

在R2012A介绍

通用CRC发电机HDL优化

描述

港口