复杂信号的计算幅度和相位角度 - 使用Cordic算法针对HDL码生成进行了优化 - Simulink金宝app

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DSP系统工具箱HDL支持/数学函数金宝app

港口

输入

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`数据`-复杂输入信号
标量|向量

复输入信号，指定为标量、表示时间样本的列向量或表示通道的行向量。使用向量输入增加数据吞吐量，同时使用更多的硬件资源。该块并行地为向量的每个元素实现转换逻辑。输入向量最多可以包含64个元素。

双倍的和单支持数据类型进行仿真，但不适用金宝app于HDL代码生成。

数据类型:单|双倍的|int8|INT16|INT32.|INT64.|uint8|uint16|uint32|uint64|不动点

`有效的`- 输入数据的有效性
`布尔`标量

当输入有效的端口是真正的，块从输入中捕获数据数据端口。输入有效的信号适用于矢量输入信号中的所有样本。

数据类型:布尔

输出

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`级`—输入信号的大小
标量|向量

输入信号的大小，返回为标量、表示时间采样的列向量或表示通道的行向量。这个端口的尺寸与输入的尺寸相匹配数据端口。

依赖关系

要启用该端口，请设置输出格式参数大小和角度或级．

数据类型:单|双倍的|int8|INT16|INT32.|INT64.|uint8|uint16|uint32|uint64|fixdt ([], N, 0)

`角度`—输入信号的角度
标量|向量

输入信号的角度，返回为标量、表示时间采样的列向量或表示通道的行向量。这个端口的尺寸与输入的尺寸相匹配数据端口。

依赖关系

要启用该端口，请设置输出格式参数大小和角度或角度．

数据类型:单|双倍的|int8|INT16|INT32.|INT64.|uint8|uint16|uint32|uint64|fixdt ([], N, 0)

`有效的`- 输出数据的有效性
`布尔`标量

块设置输出有效的港口真正的上返回的每个有效数据级或角度输出端口。输出有效的信号适用于向量输出信号中的所有样本。

数据类型:布尔

参数

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`迭代次数源`-迭代次数的来源
`汽车`(默认)|`财产`

设置输入的迭代次数王−1,选择汽车．如果输入是数据类型双倍的或单，默认情况下，迭代的数量设置为16。
使用。指定迭代次数的迭代次数参数,选择财产．

`的迭代次数`—CORDIC迭代次数
正整数

迭代次数必须小于或等于输入王−1。块的延迟取决于执行的迭代次数。有关延迟的信息，请参见延迟．

依赖关系

要启用该参数，请设置迭代次数源来财产．

`输出格式`-输出信号格式
`大小和角度`(默认)|`级`|`角度`

使用此参数指定启用哪些输出端口。

要启用级和角度输出端口，选择大小和角度(默认)。
要启用级输出端口，并禁用角度输出端口，选择级．
要启用角度输出端口，并禁用级输出端口，选择角度．

`角格式`-输出角度格式
`标准化`(默认)|`弧度`

返回角度输出为一个定点值，在[- 1,1]范围内规格化角度，选择标准化．有关更多信息，请参见归一化角度格式．
返回角度在[-π， π]范围内输出一个定点值，选择弧度．使用此块时实现量化命令功能，设置为弧度．

`规模的输出`——天平输出
`在`(默认)|`从`

选择此参数以乘以角度输出由CORDIC增益因子的倒数。该块使用移位加式乘数架构来实现这个增益因子。这种实现可能会增加设计中关键路径的长度。

请注意

如果您清除这个参数并在设计的其他地方应用CORDIC增益，则必须排除π/4项。因为象限映射算法通过将输入映射到角度范围[0，π/4]来代替第一次CORDIC迭代，所以初始旋转不贡献增益项。增益因子是…的乘积cos（atan（2^{- n}）),因为n从1到的迭代次数- 1。

模型的例子

为HDL实现atan2函数

在硬件上采用复杂到幅度角的HDL优化模块实现atan2功能。

HDL QAM发射机和接收机

实现了一个64-QAM发射机和接收机的HDL代码生成和硬件实现。

算法

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CORDIC算法

CORDIC算法是一种硬件友好的三角函数执行方法。它是一种通过向理想点收敛来近似解的迭代算法。该块使用CORDIC矢量模式迭代地将输入旋转到实轴上。

给出了旋转复数的方法x+iy一定角度θ.如下。旋转方向，d，则逆时针为+1，顺时针为−1。

$\begin{array}{l} x_{r} ＝ x 因为 θ. - d y 罪 θ. \\ y_{r} ＝ y 因为 θ. + d x 罪 θ. \end{array}$

对于硬件实现，提出因子Cosθ.离开一个谭θ学期。

$\begin{array}{l} x_{r} ＝因为 θ. （ x - d y 晒黑 θ. ） \\ y_{r} ＝因为 θ. （ y + d x 晒黑 θ. ） \end{array}$

要将向量旋转到真实轴上，请选择一系列旋转θ._n这 $晒黑 {θ.}_{n} ＝ 2^{- n}$ ．删除Cosθ.项，因此每次迭代旋转只使用移位和添加操作。

$\begin{array}{l} R x_{n} ＝ x_{n - 1} - d_{n} y_{n - 1} 2^{- n} \\ R y_{n} ＝ y_{n - 1} + d_{n} x_{n - 1} 2^{- n} \end{array}$

结合失踪的Cosθ.将每次迭代的项转换为常数，并将其与单个乘数一起应用到最后一次旋转的结果中。输出的大小是缩放后的最终值x．输出角,z，为旋转角度之和。

$\begin{array}{l} x_{r} ＝（因为 {θ.}_{0} 因为 {θ.}_{1} ．.. 因为 {θ.}_{n} ） R x_{N} \\ z ＝ \sum_{0}^{N} d_{n} {θ.}_{n} \end{array}$

修改CORDIC算法

标准CORDIC旋转的收敛区域为≈±99.7°。为了克服这个限制，在做任何旋转之前，块使用这个算法将输入映射到[0，π/4]范围。

如果abs(x) > abs(y) input_mapped = [abs(x)， abs(y)];Else input_mapped = [abs(y)， abs(x)];结束

在每次迭代时，块将矢量旋转到实轴。当旋转为逆时针时y是负的，什么时候顺时针y是正的。

象限映射通过减少CORDIC管道阶段的数量来节省硬件资源并减少延迟。CORDIC增益因子，Kn，因此不包括n = 0,或因为(π/ 4)学期。

$K_{n} ＝ c o 年代 {θ.}_{1} ．.. 因为 {θ.}_{n} ＝因为（ 26.565 ） \cdot 因为（ 14.036 ） \cdot 因为（ 7.125 ） \cdot 因为（ 3.576. ）$

在CORDIC迭代完成后，块将角度调整回原来的位置。首先，它调整角度到π/4的正确边。

如果abs(x) > abs(y) angle_unmapped = CORDIC_out;else angle_unmapped = (pi/2) - CORDIC_out;结束

然后，块将角度翻转到原始象限。

If (x < 0) If (y < 0) output_angle = - PI + angle_unmapped;Else output_angle = PI - angle_unmapped;Else if (y<0) output_angle = -angle_unmapped;

体系结构

该块生成一个流水线的HDL体系结构以最大化吞吐量。每个CORDIC迭代都在一个管道阶段完成。增益乘法器，如果启用，是用规范有符号数字(CSD)逻辑实现的。

如果您使用向量输入，则此块将为向量的每个元素并行地复制此架构。

下表显示级和角度输出字长（WL），特定输入字长（WL）。FL代表在固定点表示中使用的分数长度。

输入单词长度	字长
fixdt(0,西城,FL)	fixdt(0,王+ 2,FL)
fixdt(1、WL FL)	fixdt(1,王+ 1,FL)

输入单词长度	输出角度
Fixdt（[]，WL，FL）	弧度	fixdt(1、王+ 3、西城)
Fixdt（[]，WL，FL）	标准化	FixDT（1，WL + 3，WL + 2）

每个管道阶段的CORDIC逻辑实现一次迭代。对于每个管道阶段，位移和角度旋转都是常数。

当您设置输出格式来级，该块不会为角度累积和象限校正逻辑生成HDL代码。

归一化角度格式

这种格式将单位圆周围的定点弧度角值标准化。这种位的使用可能比使用范围[0,2 π]弧度更有效。此外，这种标准化的角度格式可以在0或2π角的环绕，而不需要额外的检测和校正逻辑。

例如，表示具有3比特的角度导致这些归一化值。

该块对[0，π/4]的角度进行归一化，并在计算结束时将它们映射到正确的八象限。

延迟

当应用有效输入时，有效输出紧随其后的迭代次数+ 4周期。

当你设置迭代次数源参数财产，块立即显示延迟。当您设置迭代次数源来汽车，该块根据输入端口数据类型计算延迟，并在更新模型时显示延迟。

当你设置迭代次数源参数汽车，则输入迭代次数王- 1，输入延迟王+ 3。如果输入是数据类型双倍的或单，迭代次数为16次，延迟时间为20次。

表现

测量默认配置的性能，输出缩放禁用和fixdt(12) 1, 16日输入。当生成的HDL代码合成为Xilinx时^®博览示^®-6（XC6VLX240T-1FFG1156）FPGA，设计达到260 MHz时钟频率。它使用以下资源。

资源	使用数量
lut.	882
FFS.	792
Xilinx Logicore.^®DSP48	0
块RAM (16 k)	0

合成HDL代码的性能取决于您的目标和合成选项。当您使用向量输入时，资源的使用是关于vorsize.乘以标量资源使用情况。

扩展功能

C / C ++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

此块支持Simulin金宝appk的C / C ++代码生成金宝app^®加速和快速加速模式，并用于DPI组件生成。

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的其他配置选项。

高密度脂蛋白架构

这个块有一个单独的、默认的HDL架构。

高密度脂蛋白块属性

ConstrainedOutputPipeline	通过在设计中移动现有延迟而放置在输出处的寄存器数。分布式管道不会重新分发这些寄存器。默认值是`0`．有关详细信息，请参见ConstrainedOutputPipeline(高密度脂蛋白编码器)．
InputPipeline	输入管道级的数量以插入生成的代码。分布式管道和受约束的输出管道可以移动这些寄存器。默认值是`0`．有关详细信息，请参见InputPipeline(高密度脂蛋白编码器)．
OutputPipeline	要插入生成代码的输出管道阶段的数量。分布式管道和受约束的输出管道可以移动这些寄存器。默认值是`0`．有关详细信息，请参见OutputPipeline(高密度脂蛋白编码器)．

复杂的数据支持金宝app

此块支持复杂信号的代码金宝app生成。

另请参阅

复杂Magnitude-Angle(金宝app模型)|dsp。HDLComplexToMagnitudeAngle|量化

幅度角度HDL优化复合

描述

港口

输入

`数据`-复杂输入信号
标量|向量

`有效的`- 输入数据的有效性
`布尔`标量

输出

`级`—输入信号的大小
标量|向量

依赖关系

`角度`—输入信号的角度
标量|向量

依赖关系

`有效的`- 输出数据的有效性
`布尔`标量

参数

`迭代次数源`-迭代次数的来源
`汽车`(默认)|`财产`

`的迭代次数`—CORDIC迭代次数
正整数

依赖关系

`输出格式`-输出信号格式
`大小和角度`(默认)|`级`|`角度`

`角格式`-输出角度格式
`标准化`(默认)|`弧度`

`规模的输出`——天平输出
`在`(默认)|`从`

模型的例子

为HDL实现atan2函数

HDL QAM发射机和接收机

算法

CORDIC算法

修改CORDIC算法

体系结构

归一化角度格式

延迟

表现

扩展功能

C / C ++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

另请参阅

DSP系统工具箱文档

金宝app

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幅度角度HDL优化复合

描述

港口

输入

数据-复杂输入信号标量|向量

有效的- 输入数据的有效性布尔标量

输出

级—输入信号的大小标量|向量

依赖关系

角度—输入信号的角度标量|向量

依赖关系

有效的- 输出数据的有效性布尔标量

参数

迭代次数源-迭代次数的来源汽车(默认)|财产

的迭代次数—CORDIC迭代次数正整数

依赖关系

输出格式-输出信号格式大小和角度(默认)|级|角度

角格式-输出角度格式标准化(默认)|弧度

规模的输出——天平输出在(默认)|从

模型的例子

为HDL实现atan2函数

HDL QAM发射机和接收机

算法

CORDIC算法

修改CORDIC算法

体系结构

归一化角度格式

延迟

表现

扩展功能

C / C ++代码生成使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

另请参阅

DSP系统工具箱文档

金宝app

尝试MATLAB, Si金宝appmulink和其他产品下载188bet金宝搏

`数据`-复杂输入信号
标量|向量

`有效的`- 输入数据的有效性
`布尔`标量

`级`—输入信号的大小
标量|向量

`角度`—输入信号的角度
标量|向量

`有效的`- 输出数据的有效性
`布尔`标量

`迭代次数源`-迭代次数的来源
`汽车`(默认)|`财产`

`的迭代次数`—CORDIC迭代次数
正整数

`输出格式`-输出信号格式
`大小和角度`(默认)|`级`|`角度`

`角格式`-输出角度格式
`标准化`(默认)|`弧度`

`规模的输出`——天平输出
`在`(默认)|`从`

C / C ++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。