HDL Coder™提供了影响HDL实现和合成逻辑的其他配置选项。
HDL代码样品并保持块被生成为一个触发子系统。类似的限制适用于两个块。看使用触发子系统的HDL代码生成（HDL编码器）。
最佳实践
使用时样品并保持块在针对HDL代码生成的模型中，请考虑以下内容：
用于匹配Simulink的合成结果金宝app®结果，在FPGA上使用注册逻辑（带同步时钟）驱动触发器端口。
良好的做法是在输出信号上放置单位延迟。这样做可以防止代码生成器在HDL代码中插入额外的旁路寄存器。
使用触发的子系统，如样品并保持块，可以通过以下方式影响合成结果：
