HDL编码器™会生成便携式可接定的VHDL^®和verilog.^®来自Matlab的代码^®函数，simulink金宝app.^®模型和州流^®图表。生成的HDL代码可用于FPGA编程或ASIC原型设计和设计。

HDL编码器提供了一个自动化Xilinx的编程的工作流程顾问^®，微笑^®和英特尔^®FPGA。您可以控制HDL体系结构和实现，突出显示关键路径，并生成硬件资源利用率估计。HDL编码器在Simulink模型和生成的Verilog和VHDL代码之间提供可追溯性，使金宝app代码验证遵守遵守DO-254和其他标准。

金宝app通过支持行业标准IEC认证套件（对于ISO 26262和IEC 61508）。