从子系统生成HDL代码时,您可以选择生成SystemVerilog测试台。该测试台通过使用从整个Simulink生成的C组件来验证生成的HDL代码金宝app®模型。
您可以在HDL Workflow Advisor下访问此功能HDL代码生成>设置TestBench选项,或在“模型配置参数”对话框中HDL代码生成>试验台。或者,对于命令行访问,设置生成vdpitestbench
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从模型或子系统生成HDL测试台 |
此示例显示如何使用SystemVerilog DPI测试台,以便验证需要大数据集的HDL代码。
选择生成的测试台。