自动HDL代码生成

HDL代码生成通过弥合系统级设计和硬件开发之间的差距，加速了专用集成电路(ASIC)和现场可编程门阵列(FPGA)设计的发展。

传统上，系统设计人员和硬件开发人员使用硬件描述语言(hdl)，如VHDL和Verilog，来开发硬件滤波器设计。hdl为硬件设计提供了一种行之有效的方法，但是编码滤波器的设计是劳动密集型的。此外，使用hdl创建的算法和系统级设计难以分析、探索和共享。

Filter Design HDL Coder™工作流自动实现在HDL中的设计。首先，使用DSP System Toolbox™功能(应用程序、过滤系统对象)，架构师或设计人员开发针对硬件的过滤算法。然后，使用生成HDL对话框(fdhdltool)或命令行工具(generatehdl)的Filter Design HDL Coder，设计人员配置代码生成选项并生成设计的VHDL或Verilog实现。设计者可以很容易地修改这些设计，并在团队之间共享它们，在HDL或MATLAB中^®格式。

生成的HDL代码遵循干净、可读的编码风格。可选的生成HDL测试台确认生成的代码的行为符合预期，并可以加速系统级测试台的实现。设计人员还可以使用Filter Design HDL Coder软件自动生成测试信号，并根据标准参考设计验证模型。

此工作流程使设计人员能够通过快速原型和实验来微调算法和模型，同时在HDL实现上花费更少的时间。

另请参阅

fdhdltool|filterBuilder|filterDesigner|generatehdl

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