Cosimulation向导是一个图形用户界面(GUI),指导您完成的过程设置Cosimulation MATLAB®或仿真软件之间®和硬件描述语言(HDL)模拟器。金宝app支持的H金宝appDL模拟器包括ModelSim®和,从导师图形和节奏门齿®®。

在本教程中,我们使用MATLAB和ModelSim来验证一个寄存器传输级(RTL)的设计提出了余弦滤波器用Verilog编写的。提出了余弦滤波器通常被用作脉冲整形滤波器在数字通信系统中。它不会产生传输干扰(ISI)调制脉冲的输入。

提供一个Verilog testbench生成刺激了余弦滤波器。来验证这个HDL实现的正确性,testbench调用MATLAB的回调函数,提出了余弦滤波器的实例化一个参考模型。这个testbench对比参考模型的输出的RTL实现。

Cosimulation向导提供了Verilog文件作为输入。它还收集用户输入所需设置cosimulation每一步。的教程,Cosimulation向导生成一个MATLAB脚本编译HDL设计,一个MATLAB脚本,启动HDL Cosimulation模拟器,MATLAB回调函数和模板。修改后生成的模板实现的行为提出了余弦过滤器,您可以验证RTL设计的正确性。

本教程的完整的内容,请按照这个链接教程:Cosimulation MATLAB回调函数向导。