简单锁相环模型的设计与评价
这个例子展示了如何使用参考架构设计一个简单的锁相环(PLL)，并使用PLL Testbench验证它。
PLL是一种频率合成器系统，它产生的输出信号的相位取决于其输入信号的相位。最简单的形式是，PLL由相位/频率检测器（PFD）、电荷泵、环路滤波器、压控振荡器（VCO）组成，以及反馈回路中的时钟分频器。PFD和电荷泵共同产生与其两个输入信号的相位差成比例的误差信号。环路滤波器去除驱动VCO的误差信号的高频分量。VCO的输出通过时钟分频器馈送至PFD的输入，从而产生负反馈回路。
Mixed-Signal Blockset™提供参考架构来设计简单的锁相环模型和测试平台，以验证设计的模型符合设计规范。
建立锁相环测试平台模型
打开模型单纯形作为支持文件附加到本示例中。金宝app该模型由单模数的整数N锁相环模块和锁相环测试模块组成。
开放式系统(“simplePLL.slx”）
锁相环规格和缺陷
使用的数据表Skyworks SKY73134-11设计锁相环系统锁定在2.8GHz。
双击Integer N PLL with Single Modulus Prescaler块，打开block Parameters对话框，检查这些设置PFD和电荷泵选项卡。*在电荷泵选项卡,输出电流设置为2．7妈，这个死区补偿和输入阈值参数保持为默认值。
在VCO选项卡,VCO的敏感性设置为
20.MHz / V。的免费的运行频率略低于目标锁定频率，并设置为2.78千兆赫相位噪声频率偏移设置为[100e3 1e6 3e6 10e6]赫兹和相位噪声电平(dBc/Hz)设置为[−108−134−145−154]dBc/Hz。
考虑锁相环的参考输入频率为
1.6兆赫时钟分频器的价值和最小时钟分压器值在预定标器选项卡设置为
．
在循环过滤选项卡,环路带宽设置为
160kHz，参考输入频率的1/10。相位裕度保持在默认的45度。过滤器组件值自动计算。
在分析选项卡,开环的分析和闭环分析阴谋被选中。
绘制预模拟锁相环动力学
单击情节循环动力学按钮，以查看预模拟结果和测试系统的稳定性。
闭环分析包括零点图、幅值响应、阶跃响应和脉冲响应。系统的3db带宽为288.51kHz。系统稳定。
开环分析包括锁相环系统的波德图。相位裕度为44．1度，单位增益频率为159.9kHz。
改进锁相环测试平台用于相位噪声测量
双击PLL测试工作台，打开块参数对话框，并验证这些设置刺激标签时，锁相环的输入信号被定义为方波1.6兆赫。
在设置Tab，检查一下相位噪声选择测量选项。操作的频率和锁定时间取消选择测量选项。设置分辨率带宽来
50kHz,不。谱平均来4和推迟时间来1.5 e-5年代。
在目标指标选项卡,设置相位噪声(dBc / Hz)来
[−108−134−145−154]，与锁相环相位噪声剖面相同。
绘制锁相环相位噪声分布图
为以下对象运行模拟：1.35的军医仿真结果显示在锁相环测试台的图标上。在特定的频率偏移处测量的相位噪声电平与它们的目标值是一致的。
双击PLL Testbench块打开块参数对话框。单击绘制相位噪声剖面图按钮。锁相环的工作频率为2．8GHz，并且测量的相位噪声剖面与目标剖面匹配。
参考
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