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高密度脂蛋白编码器

为FPGA和ASIC设计生成VHDL和Verilog代码

生成可移植的、可合成的VHDL®和Verilog®从MATLAB代码®函数,仿真软件金宝app®模型和Stateflow®图表。生成的HDL代码可用于FPGA编程或ASIC原型和设计。

HDL Coder提供了一个工作流顾问来自动化Xilinx的编程®和阿尔特拉®fpga。您可以控制HDL体系结构和实现,突出关键路径,并生成硬件资源利用率估计。HDL Coder提供了Simulink模型与生成的Verilog和VHDL代码之间的可跟金宝app踪性,支持遵循DO-254和其他标准的高完整性应用程序的代码验证。

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学习HDL编码器的基础知识

HDL代码生成从MATLAB

从MATLAB算法生成HDL代码

从Simulink生成HDL代码金宝app

从Simulink模型生成HDL代码金宝app

硬件软件合作设计

在目标硬件平台上部署分区的硬件和软件

金宝app支持的硬件

金宝app支持第三方硬件,如Altera和Xilinx FPGA板