HDL Verilog自动生成测试平台^®和硬件描述语言(VHDL)^®设计验证。你可以用MATLAB^®或仿真金宝app软件^®直接刺激您的设计，然后使用HDL协同仿真或使用Xilinx的fpga在环分析其响应^®和阿尔特拉^®FPGA板。这种方法消除了编写独立Verilog或VHDL测试台的需要。

HDL Verifier还可以在Cadence的模拟器中生成重用MATLAB和Simulink模型的组件金宝app^®,导师图形^®, Synopsys对此^®．这些组件可以用作验证检查器模型，或者在更复杂的测试平台环境(如使用通用验证方法(UVM)的环境)中作为刺激物。