HDL编码器
产生VHDL和VerilogFPGA和ASIC设计的代码
HDL CODER™生成便携式，合成的VHDL®和Verilog®来自MATLAB的代码®功能，模拟金宝app®模型和状态流®图表。生成的HDL代码可用于FPGA编程或ASIC原型和设计。
HDL编码器提供了一个自动编程的工作流顾问®，微膜®和英特尔®FPGA。您可以控制HDL体系结构和实现，突出关键路径并生成硬件资源利用率估算。HDL编码器在Simulink模型和生成的Verilog和VHDL代码之间提供可追溯性，从金宝app而为遵守DO-254和其他标准的高融合应用程序启用代码验证。
入门
了解HDL编码器的基础知识
MATLAB的HDL代码生成
从MATLAB算法生成HDL代码
Simulink的HDL代码生成金宝app
从Simulink模型生成HDL代码金宝app
硬件软件共同设计
在目标硬件平台上部署分区硬件和软件
金宝app支持的硬件
金宝app支持第三方硬件，例如Intel，Microsemi和Xilinx FPGA板
