减量存储整数

将存储的信号整数值减少一

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描述

这个减量存储整数块将存储的信号整数值减少一。

浮点信号也会减少一个，并且溢出总是会自动换行。

输入信号，指定为标量、向量或矩阵。

数据类型：仅有一个的|双重的|int8|int16|int32|int64|uint8|uint16|uint32|uint64|定点

输出是存储的输入信号的整数值减去1。浮点信号也会减少一个，并且溢出总是会自动换行。输出与输入具有相同的数据类型和维度。

数据类型：仅有一个的|双重的|int8|int16|int32|int64|uint8|uint16|uint32|uint64|定点

将存储的信号整数值增加或减少一。

开放模型

代码生成器不会在生成的代码中对构成非原子屏蔽子系统块的基本块进行显式分组。这种灵活性允许更高效的代码生成。在某些情况下，您可以通过选择视为原子单位选项

HDL编码器™ 提供影响HDL实现和合成逻辑的其他配置选项。

HDL体系结构

此块具有单一的默认HDL体系结构。

HDL块属性

约束输出管道	通过移动设计中的现有延迟放置在输出端的寄存器数。分布式管道不会重新分配这些寄存器。默认值为`0`. 有关详细信息，请参阅约束输出管道（HDL编码器）.
输入管道	要在生成的代码中插入的输入管道阶段数。分布式管道和受约束的输出管道可以移动这些寄存器。默认值为`0`. 有关详细信息，请参阅输入管道（HDL编码器）.
输出管道	要在生成的代码中插入的输出管道阶段数。分布式管道和受约束的输出管道可以移动这些寄存器。默认值为`0`. 有关详细信息，请参阅输出管道（HDL编码器）.