产生一个黑盒子接口。所生成的HDL代码仅包括子系统的输入/输出端口的定义。因此，您可以使用一个子系统在模型产生对现有的，手工编写HDL代码的接口。

暗箱接口生成分系统类似于模型块接口生成程序，而时钟信号。

没有HDL

从所生成的代码中删除子系统。您可以使用子系统模拟，但是，把它作为HDL代码中的“无操作”。

基于合成工具，目标频率，和乘法器字长自动管道插入。默认值是继承。也可以看看AdaptivePipelining（HDL编码器）。

检测引入的沿着一个路径新的延迟和插入件匹配于其它路径的延迟。默认值是继承。也可以看看BalanceDelays（HDL编码器）。

以更快的时钟频率，而不是较慢的数据速率插入流水线寄存器。默认值是继承。也可以看看ClockRatePipelining（HDL编码器）。

寄存器数由您的设计中移动现有的延迟在输出端放置。分布式流水线不引入这些寄存器。默认值是0。有关详细信息，请参阅ConstrainedOutputPipeline（HDL编码器）。

流水线寄存器分配，或者注册再定时。默认值是离。也可以看看DistributedPipelining（HDL编码器）。

合成属性乘数映射。默认值是没有。也可以看看DSPStyle（HDL编码器）。

从生成的HDL代码移除子系统的层次结构。默认值是继承。也可以看看FlattenHierarchy（HDL编码器）。

输入流水线阶段的数量在生成的代码中插入。分布式流水线和约束输出流水线可以移动这些寄存器。默认值是0。有关详细信息，请参阅InputPipeline（HDL编码器）。

输出流水线阶段的数量在生成的代码中插入。分布式流水线和约束输出流水线可以移动这些寄存器。默认值是0。有关详细信息，请参阅OutputPipeline（HDL编码器）。

功能相当的资源数映射到一个单一的共享资源。默认值为0。另请参见资源共享（HDL编码器）。

的并行数据路径，或载体，是时间复用的数变换成串行，标量数据路径。缺省值是0，它实现完全并行数据路径。也可以看看流（HDL编码器）。