默认系统与外部DDR4内存访问参考设计
使用HDL Coder™软件，您可以生成带有AXI4主接口的HDL IP核。如果您指定Altera Arria10 SoC开发工具包随着目标平台，您可以将HDL IP核集成到默认系统与外部DDR4内存访问参考设计。要使用此参考设计，您必须安装HDL验证器™。的高级框图默认系统与外部DDR4内存访问参考设计架构。
在这个体系结构中高密度脂蛋白DUT IP块对应于由IP核心代工作流。体系结构中的其他模块代表了预定义的参考设计，它由MATLAB组成®基于JTAG AXI Master IP由HDL验证器提供。在FPGA设计板上运行后，通过使用JTAG AXI Master IP，可以使用MATLAB中的输入数据对板载DDR4外部存储器进行初始化。的高密度脂蛋白DUT IPcore通过AXI4 Master接口从外部内存读取输入数据。然后，IP核执行算法计算，并通过AXI4主接口将结果写入DDR4内存。的JTAG AXI Master IP可以从DDR4内存中读取结果，然后在MATLAB中验证结果。
规范
参考设计支持其中之一金宝app
AXI4主读频道或AXI4大师写频道,或两者AXI4主读和AXI4大师写频道。最大数据位宽:
128位AXI4主地址位宽:
32位
对于DUT IP核AXI4主接口:
DDR4外部内存地址范围:
x00000000来x7FFFFFFF默认AXI4主读通道基址:
x00000000Default AXI4 Master写通道基址:
x00000000
对于MATLAB的AXI主接口:
DDR4外部内存地址范围:
x00000000来x7FFFFFFFDUT IP核基地地址:
x80000000
参考设计的目标
在Simulink中定位你的算法金宝app®到默认系统与外部DDR4内存访问参考设计:
使用简化的AXI4主协议为算法建模。要生成带有AXI4主接口的IP核，在DUT接口中，实现
数据信号和AXI4主读和AXI4大师写像总线一样控制信号。有关更多信息，请参见AXI4主接口生成的模型设计．
打开HDL工作流顾问。在设置目标设备和合成工具任务,指定
IP核心代随着目标工作流程．为目标平台中,选择Altera Arria10 SoC开发工具包．
在设定目标参考设计任务，HDL编码器集默认系统与外部DDR4内存访问随着参考设计．通过工作流生成HDL IP核，并将IP核集成到默认系统与外部DDR4内存访问参考设计。
相关的例子
更多关于
你也可以从以下列表中选择一个网站:
