生成IP核心英特尔SOC平台从金宝app
生成IP核心
生成定制IP核心以瞄准ALTERA®Cyclone V SoC开发套件或箭头侧袜子开发板：
打开HDL工作流程顾问。
在里面设定目标>设置目标设备和合成工具任务，for.目标工作流程， 选择
IP核心生成。为了目标平台，从下拉列表中选择您的硬件目标，然后单击运行此任务：
Altera Cyclone V SoC开发套件 - Rev.cAltera Cyclone V SoC开发套件 - Rev.D箭头侧袜开发板
如果在列表中没有看到目标硬件，请选择获得更多要下载目标支持包。金宝app
在里面设定目标>设置目标接口任务，选择一个目标平台界面对于每个端口，请单击申请。
您可以将每个DUT端口映射到以下接口之一：
AXI4.：使用此从接口连接到支持突发数据传输的组件。金宝appHDL编码器™生成内存映射的寄存器，并为您映射到此接口的端口分配地址偏移。外部港口：使用外部端口连接到FPGA外部IO引脚，或使用外部端口的其他IP内核。连接到FPGA外部IO引脚位范围/地址/ FPGA引脚，输入引脚名称的单元格数组。如果您未以单元格数量格式输入引脚名称，则在嵌入式系统工具项目中未连接外部端口。例如，您可以输入：
{'y10'，'a10'，'b10'，'d10'}。特定于电路板的界面，如
LED通用目的， 或者开关。使用这些外部端口连接到FPGA板上的外部IO引脚。在生成的IP核心中，这些端口是通用外部端口。在稍后的步骤中，如果使用HDL工作流程顾问将生成的IP核心与QSYS项目中的嵌入式软件集成，则该编码器将这些端口连接到特定于电路板的FPGA引脚。
在里面生成RTL代码和IP核心任务：
IP核心文件夹：HDL编码器在显示的输出文件夹中生成IP核心文件，包括HTML文档。
IP存储库：如果您有IP存储库文件夹，请手动输入其路径或使用浏览按钮。编码器将生成的IP内核复制到IP存储库文件夹中。
附加源文件：如果您的设计中使用黑匣子界面，请包括现有的Verilog®或vhdl.®代码，输入文件名。手动输入每个文件名，用分号分隔（
;），或通过使用添加按钮。生成IP核心报告：启用此选项以为IP核生成HTML文档。
如果要在其他HDL Workflow Advisor任务中设置选项，请设置它们。
右键单击生成RTL代码和IP核心任务和选择跑到选定的任务。
要查看IP核心报告，请单击“消息”窗口中的链接。
要了解有关自定义IP核心生成的更多信息，请参阅自定义IP核心生成。
自定义IP核心生成的要求和限制
要生成自定义IP内核：
DUT必须是原子系统。
DUT不能包含Altera DSP Builder高级块。
如果您的目标语言是VHDL，则DUT不能包含模型引用。
将DUT端口映射到AXI4接口：
端口必须具有小于或等于32位的比特宽度。
端口必须是标量。
在
共和 - 阻止处理器/ FPGA同步模式，端口必须单速率。
您还可以从以下列表中选择一个网站：
