定制IP核一代
使用HDL Workflow Advisor，您可以从模型或算法生成自定义IP核。生成的IP核可共享、可重用。通过将其添加到嵌入式系统集成环境(如Intel)中，可以将其与更大的设计集成®转换频率,Xilinx®或Xilinx IP Integrator。
要了解如何生成自定义IP核，请参见:
自定义IP核心架构
你可以生成一个IP核:
使用AXI4或AXI4- lite接口。
使用AXI4或AXI4- lite接口和AXI4流视频接口。
没有任何AXI4或AXI4- lite接口。想要了解更多，请看从Simulink模型生成板无关的HDL IP核金宝app．
的从MATLAB / Simulink仿真算法金宝app块代表你的DUT。HDL Coder™基于您的目标平台接口设置和处理器/FPGA同步模式生成IP核的其余部分。
目标平台的接口
您可以将DUT中的每个端口映射到IP核中的一个目标平台接口:
AXI4-Lite:使用这个从接口来访问控制寄存器或进行轻量级数据传输。HDL编码器生成内存映射寄存器，并为映射到此接口的端口分配地址偏移量。
AXI4:使用这个从接口连接到支持突发数据传输的组件。金宝appHDL编码器生成内存映射寄存器，并为映射到此接口的端口分配地址偏移量。
请注意
接口AXI4和AXI4- lite也称为AXI4从接口。在生成的HDL IP核中，可以有AXI4或AXI4- lite接口，但不能同时有两个接口。
AXI4-Stream Video:使用该接口发送或接收32位标量视频数据流。
外部接口:通过外部接口连接FPGA外部IO引脚或其他IP核。
FPGA Data Capture - JTAG:使用FPGA Data Capture over JTAG接口来观察测试点信号和DUT输出端口的信号，而您的设计运行在FPGA上。有关将内部信号标记为测试点的示例，请参见使用FPGA数据捕获调试IP核．有关捕获数据的更多信息，请参见数据采集流程(高密度脂蛋白校验)．
请注意
要使用此接口，必须下载FPGA板的硬件支持包。金宝app看到下载FPGA单板支持包金宝app(高密度脂蛋白校验)．
要了解有关AXI4、AXI4- lite和AXI4流视频协议的更多信息，请参阅目标硬件文档。
处理器/ FPGA同步
基于您选择的处理器/FPGA同步模式，HDL编码器在IP核中生成同步逻辑。
当生成自定义IP核时，以下处理器/FPGA同步选项可用:
自由奔跑(默认)Coprocessing——阻塞
要了解有关处理器/FPGA同步模式的更多信息，请参见处理器与FPGA同步．
自定义IP核心生成的文件
生成自定义IP核后，IP核文件在ipcore文件夹中的文件夹。在HDL Workflow Advisor中，可以查看IP core文件夹名称IP核心的文件夹场的HDL代码生成>生成RTL代码和IP核的任务。
“IP core”文件夹中包含如下生成的文件:
IP核定义文件。
HDL源文件(。vhd或.v)。
一个带有寄存器地址映射的C头文件。
(可选)HTML报告，说明如何使用核心和将IP核心集成到嵌入式系统项目中。
限制
IP核心代工作流不支持:金宝app
内存架构设置为
没有时钟使能的通用RAM．为IP核和axis接口使用不同的时钟。的
IPCore_Clk和AXILite_ACLK必须是同步的，并连接到同一个时钟源。的IPCore_RESETN和AXILite_ARESETN必须连接到相同的复位源。看到全球复位信号同步到IP核心时钟域．
相关的例子
更多关于
你也可以从以下列表中选择一个网站:
