捕获的条件是什么?

一个捕获条件是一个逻辑语句,从FPGA控制数据捕获。当你想要使用一个捕获条件:

捕获条件由对一个或多个值比较测试FPGA信号。例如:

counter = = 100

捕获所有的比较都是同步的。当你指定一个布尔信号的优势条件,IP核心比较当前采样值与采样值从先前的时钟周期。

fifo_full = =“前沿”

捕获的条件满足时的所有条款条件是真的在同一时钟周期。您可以使用只有一个每个信号值比较。

receiver_state = = 3或message_detected = =‘高’

fifo_cnt = = 0和fifo_pop = =‘高’

您可以使用只有一个类型的逻辑算符捕获状态。你不能混合和和或条件。

fifo_empty = =“前沿”或fifo_full = =“前沿”或memctrl_state = = 2

receiver_state = = 3和message_addr = = 148和pkt_type = = 5

您可以使用多个捕获条件比较运算符。

fifo_empty = =“前沿”或fifo_full ! =“低”或memctrl_state = = 2

receiver_state = = 3和message_addr > 148年和pkt_type > = 5

您可以使用X或x(根本不在乎价值)的捕获状态。虽然比较,忽略了地方值捕获条件X。当捕获条件0 b1x1值,可能触发条件0 b101或0 b111。

receiver_state = = 3和message_addr b1x1 = = 148和pkt_type = = 0

配置捕获条件

在生成时,指定想要的信号可用于捕获状态。您可以使用一个信号只包含触发器或触发器和获取的数据。您可以修改条件捕获时间使用任何你指定触发器的信号。代时,包括捕获条件逻辑可以使用捕获状态。数据捕获IP核心FPGA接收从MATLAB捕获定义^®并配置片上mux检测捕获事件。

当你使用FPGA数据捕获工具或FPGA数据阅读器块,捕获条件选项卡中,选择启用捕获条件逻辑参数,然后设置捕获状态。表中的每一行是一个信号的值比较。结合信号值,结合使用捕获条件操作符。显示一个信号在这个选项卡上,您必须指定在生成时间信号触发。

对于一个hdlverifier.FPGADataReader系统对象™,使捕获使用条件逻辑EnableCaptureCtrl财产。然后配置捕获条件使用setCaptureCondition,setCaptureConditionComparisonOperator,setCaptureConditionCombinationOperator对象的功能。检查您的配置,调用displayCaptureCondition对象的功能。

触发器和捕获条件之间的差别

触发条件从FPGA控制当捕获数据。一旦满足触发条件,数据捕获IP核心捕获数据,触发事件。数据捕获捕获条件控制。数据捕获IP核心评估捕获条件在每个时钟周期内,只捕获的数据满足捕获状态。

FPGA数据捕获在两种模式:直接模式和触发模式。数据捕捉从FPGA IP核心捕获数据没有检查触发条件的直接模式和基于触发器条件触发模式。您可以提供一个捕获条件在两种模式下。

过滤数据使用捕获状态。在快速模式下,使用一个条件捕获数据只有在满足一定的条件。在触发模式下,使用一个条件捕获数据只有在满足一定条件后满足触发条件。