PCI ExpressMatlab成为Axi Master
使用PCI Express时®MATLAB作为AXI主人，您必须先包含以下两个知识产权块（IPS）在您的Xilinx中®Vivado®项目。
PCIe MATLAB作为AXI Master IP
PCI Express Core
PCIe MATLAB作为AXI Master IP
Pcie Matlab作为Axi Master是MathWorks提供的HDL IP®。此IP将PCI Express（PCIe）核心连接到应用程序代码。IP具有用于访问配置寄存器的配置端口。此框图显示了HDL IP的接口。要知道如何将PCIe MATLAB作为AXI MASTER IP在FPGA设计中，请参阅将matlab设置为axi master。
该接口包括以下部分：
钟和resetn.是时钟和复位输入。将它们连接到AXI时钟并重置。AXS_S0.是32位从接口，用于访问PCIe配置寄存器。将此接口连接到Kintex®UltraScale +™FPGA KCU116内存映射主界面。AXM_PCIE.是128位AXI主界面。将此接口连接到PCIe核心上的S_AXI_B从端口。AXM_APP是128位AXI主界面。将此接口连接到应用程序逻辑。
在设计中实例化此IP后，打开配置的块参数。
配置这些参数：
AXI地址宽度- 此参数是地址总线宽度。IP支持32位金宝app地址。
AXI数据宽度- 此参数是数据总线宽度。IP支持128金宝app位或256位数据。请注意，此参数与数据宽度不相同
Aximaster.对象或者AXI Master阅读要么Axi Master写道块。如果数据宽度设置为32位，并且AXI数据宽度您的IP设置为128位，HDL Verifier™将四个32位字包装在128位总线上传输。ID宽度- 此参数是位中的ID宽度。其值必须与AXI从站的ID宽度匹配。
PCI Express核
这用于PCI Express Core的DMA / Bridge子系统是Xilinx提供的特定于电路板的IP。使用此IP配置和集成PCI Express Port。有关如何在FPGA设计中包含此IP的详细信息，请参阅将matlab设置为axi master。
在Xilinx Vivado项目中实例化PCIe核心HDL IP后，使用以下步骤配置PCIe核心。此示例适用于Kintex UltraScale + FPGA KCU116板。
在这一点基本的选项卡，设置此图中所示的参数。
在这一点PCIe ID.选项卡，设置此图中所示的参数。
这ID初始值列于PCIE.选项卡屏幕是所需的PCIe ID设置，以确保与Mathworks PCIe设备驱动程序兼容Xilinx FPGA板。
连接PCIe MATLAB作为AXI Master IP到PCIe核心。此示例显示了PCI Express的Kintex UltraScale + FPGA KCU116 DMA / Bridge子系统IP。
编译并构建您的FPGA项目。
将FPGA板插入主机主板上的PCI Express插槽。
程序FPGA使用为您的设计产生的比特流。
重新启动主机。
程序在FPGA板上运行后，您可以创建一个MATLAB®AXI Master对象在MATLAB命令窗口中。有关更多信息，请参阅Aximaster.。要访问电路板上的从内存位置，请使用ReadMemory.和Writememory.此对象的功能。
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