使用MATLAB作为AXI Master以访问连接到FPGA的外部DDR存储器。在FPGA中，实例化用于访问DDR存储器的Xilinx DDR内存控制器。该存储器控制器提供了用于FPGA上的其他组件的用于读写操作的AXI4从接口。MATLAB作为AXI主设备提供了一个AXI主组件，可用于访问FPGA中的任何AXI从IP。

使用HDL Coder™IP核心生成工作流程为没有嵌入式ARM®处理器的Xilinx®零件开发参考设计，但仍然利用HDL Coder™生成的AXI接口来控制DUT。此示例使用MATLAB作为AXI Master IP从HDL Verifer™通过启用参考设计参数选项来访问HDL Coder™生成的DUT寄存器将JTAG MATLAB插入AXI Master。然后，您可以直接从Matlab访问DUT寄存器。或者，您可以通过编写TCL命令使用Xilinx JTAG AXI Master使用Vivado TCL控制台访问DUT寄存器。对于Xilinx JTAG AXI Master，您需要创建自定义参考设计。FPGA设计在Xilinx Kintex-7 KC705板上实现。

使用基于以太网的MATLAB作为AXI主站，以访问连接到FPGA的外部存储器。此示例还显示了如何：

使用基于以太网的MATLAB作为AXI主站，以访问连接到FPGA的外部存储器。在FPGA中，有一个用于访问DDR存储器的Xilinx DDR内存控制器。该存储器控制器提供了AXI4从接口，用于通过FPGA中的其他组件读取和写入操作。基于以太网的MATLAB作为AXI主设备，提供了一个AXI主组件，可用于访问FPGA中的任何AXI从IP。在此示例中，我们演示了如何将此以太网的MATLAB作为AXI主设备集成到Xilinx Vivado项目中，并使用MATLAB读取/写入DDR内存。

在PCI Express（PCIe）上使用MATLAB™作为AXI Master以访问连接到FPGA的外部存储器。FPGA包括用于访问DDR内存的Xilinx DDR内存控制器。该存储器控制器提供了AXI4从接口，用于通过FPGA中的其他组件读取和写入操作。基于PCIe的MATLAB作为AXI Master功能提供了一个AXI主对象，可用于访问FPGA中的任何内存映射位置。此示例显示如何将基于PCIe的MATLAB作为AXI Master集成到Xilinx Vivado项目中，并使用MATLAB读取或写入DDR内存。

使用基于以太网的MATLAB作为AXI Master，可在以太网上访问XilinxZynq®-7000 ZC706板上的外部存储器和FPGA IP。在基于Xilinx Zynq的设计中，Matlab®充当AXI主机，通过在处理系统（PS）中使用用户数据报协议（UDP）服务器，与外部存储器控制器和FPGA IP通信。以下框图显示了以太网上的主机和XilinxZynq®-7000板之间的通信。