生成IP核心Zynq.平台马铃薯
生成IP核心
生成定制IP核心以定位Xilinx®ZC702，ZC706或ZedBoard™：
创建包含MATLAB的HDL编码器™项目®设计和测试台，或打开现有项目。
在HDL工作流程顾问中，定义输入类型并执行固定点转换。
要了解如何将设计转换为固定点，请参阅MATLAB的基本HDL代码生成和FPGA合成。
在HDL工作流程顾问中，在选择代码生成目标任务：
工作流程： 选择
IP核心生成。平台： 选择
Xilinx Zynq ZC702评估套件或者Xilinx Zynq ZC706评估套件。如果在下拉菜单中没有看到目标硬件，请选择
获得更多要下载目标支持包。金宝app编码器自动设置综合工具至
Xilinx Vivado，但你可以改变综合工具至Xilinx Ise.。参考设计和参考设计路径：如果您有下载的参考设计，请选择您的参考设计。为了参考设计路径，请输入下载的参考设计组件的路径。
附加源文件：如果您使用的是
hdl.blackbox.系统对象™包括现有的Verilog®或vhdl.®代码，输入文件名。手动输入每个文件名，用分号分隔（;），或通过使用......按钮。源文件语言必须符合您的目标语言。
在里面设置目标接口步骤，对于每个端口，从中选择一个选项目标平台界面下拉列表。
在里面HDL代码生成步骤，可选地指定代码生成选项，然后单击跑步。
在“HDL Workflow Advisor消息”窗格中，单击“IP核心报告”链接以查看生成的IP核心的详细文档。
要了解有关自定义IP核心生成的更多信息，请参阅自定义IP核心生成。
要求和限制
您无法在同一IP内核中映射到AXI4接口和AXI4-Lite接口。
要将设计功能输入或输出到AXI4-Lite接口，输入和输出必须：
具有小于或等于32位的比特宽度。
是标量。
当映射设计功能输入或输出到AXI4流视频接口时，需要以下要求：
端口必须具有32位宽度。
端口必须是标量。
您最多可以具有一个输入视频端口和一个输出视频端口。
不支持AXI4流视频接口金宝app共和 - 阻止处理器/ FPGA同步模式。
您还可以从以下列表中选择一个网站：
