HDL编码器支持包赛金宝app灵思ZYNQ平台
生成代码的FPGA的部分ZYNQ系统芯片
HDL编码器™支持包赛金宝app灵思®ZYNQ®平台金宝app支持可被集成到FPGA IP核的产生设计采用Xilinx Vivado®或的赛灵思ISE。当结合使用嵌入式编码®金宝app支持包赛灵思ZYNQ平台，此溶液可以使用C和HDL代码生成程序赛灵思ZYNQ的SoC。硬件/软件协同设计工作流程跨度仿真，原型，验证和实现。
安装和配置
下载并安装支持包与第三方EDA工具和支持的金宝app硬件使用
硬件软件协同设计基础
了解软硬件协同设计工作流程以及如何使用工作流顾问运行的SoC平台上的算法
造型
模型在Simulink中你的算法金宝app®通过使用简化的协议用于映射到AXI4插播，AXI4流内视频，或AXI4主接口
自定义IP核生成
通过您的DUT HDL IP核部署管理局注册默认的系统参考设计或定制的参考设计
定制电路板和参考设计
定义和注册自定义参考设计或定制电路板为Xilinx ZYNQ平台
部署和验证
创建比特流包含用户程序并将其下载到赛灵思ZYNQ平台
您还可以选择从下面的列表中的网站：
