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IP核心生成工作流程英特尔FPGA董事会

您可以为任何支持的英特尔生成可重复使用的HDL IP核心金宝app®FPGA设备。工作流产生一个IP核心报告，该报告显示目标接口配置和您指定的编码器设置。看自定义IP核心生成。

您可以选择构建自己的自定义参考设计，并将生成的IP核心集成到参考设计中。工作流不需要嵌入式编码器®软件，因为您不需要生成在处理器上运行的嵌入式代码。这意味着工作流没有生成软件接口模型任务。

FPGA板的工作流程具有以下功能：

  • 设定目标参考设计任务。填充参考设计，其工具版本和您指定的参数。

  • 设置目标接口任务。将您的DUT端口映射到目标平台上的接口。

  • 设置目标频率任务。指定目标频率（MHz）修改参考设计中的时钟模块以产生以该频率的时钟信号。

  • 生成RTL代码和IP核心任务。生成可重复使用的可共享的IP核心。IP核心软件包将RTL代码，C标头文件和IP Core定义文件。

  • 创建项目任务。创建一个项目，将IP核心集成到预定义的参考设计中。

您可以使用可选的AXI4或AXI4-LITE接口生成IP芯。

使用AXI4接口定位FPGA参考设计

该图显示了HDL Coder™如何生成具有AXI4接口的IP核心，并将IP核心集成到FPGA参考设计中。看董事会和参考设计注册系统。

使用HDL编码器生成的AXI4-LITE接口将IP核心与AXI4或AXI4-LITE主设备连接起来，例如：

  • 微型布莱兹处理器。

  • NIOS II处理器。

  • 连接到外部处理器的PCIE端点。

  • JTAG大师。

当您将HDL IP核心连接到处理器（例如Microblaze）时，必须集成手写的C代码以在处理器上运行。生成的IP核心报告显示寄存器地址映射信息。要在IP核心寄存器空间中找到寄存器偏移，请使用此映射信息。要获取每个寄存器的内存地址，请将寄存器偏移添加到您在参考设计中指定的基础地址中。您还可以在生成的IP Core文件夹中的C标头文件中找到寄存器偏移。

针对无AXI4接口的FPGA参考设计

在参考设计定义功能中，您可以在没有AXI4从接口的情况下创建自己的自定义参考设计。也可以看看Addaxi4slaveinterface。

创建自定义参考设计时，要针对独立的FPGA板，请使用嵌入式codersuppo金宝apprtpackage方法的方法hdlcoder.sefercedesign班级：

hrd.embeddedcoder金宝appsupportpackage =...hdlcoder.embeddedcoder金宝appsupportpackage.none;
看嵌入式codersuppo金宝apprtpackage。

董事会支持金宝app

HDL编码器支持这些金宝appFPGA板IP核心生成工作流程：

  • Xilinx Kintex-7 KC705开发委员会

  • 箭头DECA最大10 FPGA评估套件

使用这些板，您可以将生成的IP核心集成到默认系统参考设计。默认情况下，此参考设计没有AXI4从接口。可选地，您可以在参考设计定义功能中添加接口。

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