LTE CRC译码器

使用校验和检测输入样本中的错误

库:
无线HDL工具箱/错误检测和纠正

描述

的LTE CRC译码器块计算循环冗余校验(CRC)，并将其与附加的校验和进行比较，对每一帧流数据样本。你可以从LTE标准TS 36.212指定的多项式中选择［1］．该块提供了硬件优化的架构和接口。

该块使用流采样接口和总线用于相关控制信号。该接口使该块能够独立于帧大小进行操作，并与其他无线HDL Toolbox™块轻松连接。该块接受并返回一个值，表示一个样本，以及一个包含三个控制信号的总线。这些信号表明了每个样本的有效性和帧的边界。要将矩阵转换为样本流和这些控制信号，请使用帧样本块或whdlFramesToSamples函数。有关接口的完整描述，请参见流示例接口．

港口

输入

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`数据`——输入样本
二进制标量|无符号整数标量|二进制向量

输入样本，指定为二进制标量、无符号整数标量或二进制向量。向量大小必须小于或等于多项式的长度。CRC长度也必须能被向量大小整除。例如，对于多项式类型CRC24A，有效的向量大小为24、12、8、6、4、3、2和1。整数输入被解释为一个二进制字。例如，矢量输入[0 0 0 1 0 0 1 1]相当于uint8输入19．

双和单支持模拟金宝app，但不支持HDL代码生成。

`ctrl`-控制信号伴随样本流
`samplecontrol`公共汽车

伴随样本流的控制信号，指定为samplecontrol公共汽车。总线包括开始，结束,有效的控制信号，表明帧的边界和样本的有效性。

开始—输入帧的开始位置
结束—输入帧的结束
有效的—表示输入的数据数据港口是有效的

要了解更多细节，请参见样品控制总线．

数据类型:公共汽车

输出

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`数据`——输出样本
二进制标量|整数标量|二进制向量

返回与输入样本数据类型和大小相同的二进制标量、无符号整数标量或二进制向量。校验和从帧的末尾被删除。

双和单二进制值支持模拟，但不支持HDL代码金宝app生成。

`ctrl`-控制信号伴随样本流
`samplecontrol`公共汽车

伴随样本流的控制信号，作为samplecontrol公共汽车。总线包括开始，结束,有效的控制信号，表明帧的边界和样本的有效性。

开始—输出帧的开始位置
结束—表示输出帧的结束
有效的—表示输出的数据数据港口是有效的

要了解更多细节，请参见样品控制总线．

数据类型:公共汽车

`犯错`—校验和不匹配指示符
二进制标量|整数标量

校验和不匹配的指示符，作为二进制标量或整数标量返回。如果您选择完整的校验和不匹配，该端口返回计算的校验和与附加的校验和的整数XOR结果。的犯错值在以下情况下有效ctrl．结束是1 (真正的)．该端口的数据类型与输入样本的数据类型匹配。

参数

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`CRC类型`——编码多项式
`CRC16`(默认)|`CRC8`|`CRC24A`|`CRC24B`

编码多项式选项是LTE标准TS 36.212中描述的四种CRC类型［1］5.1.1节。

`完整的校验和不匹配`—逐位返回不匹配信息
关闭(默认)|打开

如果不选择，则犯错port在应用后返回一个布尔值，指示是否有任何校验和位不匹配CRC面具．勾选该参数后，系统将自动启动犯错Port返回一个整数，表示校验和中位不匹配的位置。

`CRC面具`—应用于校验和的掩码
0(默认)|整数，取值范围为0 ~ 2^CRCLength- 1

应用于校验和的掩码，指定为表示从0到2的二进制字的整数^CRCLength- 1。这个掩码通常是一个无线电网络临时标识符(RNTI)。

依赖关系

当出现此参数时完整的校验和不匹配清除。

模型的例子

检查流样本中的CRC错误

使用LTE CRC Decoder块检查编码数据，以及如何比较硬件友好的设计与LTE Toolbox™的结果。工作流遵循以下步骤:

算法

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当您使用向量或整数输入时，块实现了并行CRC算法[２]．其实现与Communications Toolbox™模块使用的算法相同通用CRC生成器HDL优化和一般CRC综合征检测器HDL优化．

为了为现代通信系统提供高吞吐量，该块采用并行结构实现了CRC算法。这个体系结构递归地计算米每个CRC校验和的位W输入部分。在帧的末尾，最终的校验和结果被附加到消息中。的多项式长度米的递归校验和计算W位并行是

$X^{＇} ＝ F_{W} （ \times ） X （ + ） D ．$

F_W是一个米——- - - - - -米选择当前状态元素的矩阵，用于使用新的输入位进行多项式计算。D是一个米-元素向量，它提供新的输入位，这些位与生成多项式有关，并以零填充。该块使用逻辑AND实现(×)，使用逻辑异或实现(+)。

延迟

这个波形显示了一个40样本帧，每次输入两个样本，用CRC16多项式编码。输入帧之间没有间隙。输出流删除了校验和，所以输出帧之间有8个周期。解码器的延迟为3 *CRCLength/InputSize+ 5，假设连续的有效输入样本。

性能

这些资源和性能数据是生成的针对Xilinx的HDL的合成结果^®Zynq^®-7000年ZC706董事会。实现为CRC24多项式，没有CRC掩码或输出校验和不匹配，和标量输入。本设计实现了526.31 MHz的时钟频率。

资源	使用
附近地区	210
LUTRAM	8
FFS	305
块RAM (16 k)	0

更大的输入向量大小会增加吞吐量并增加资源使用。

参考文献

[1] 3gpp ts 36.212。“多路复用和信道编码。”第三代伙伴计划;分组无线接入网技术规范;进化通用地面无线电接入(E-UTRA)．URL:https://www.3gpp.org．

[2] Campobello, Giuseppe, Giuseppe Patane，和Marco Russo。“并行CRC实现。”IEEE计算机汇刊．2003年10月，第52卷第10号，第1312-1319页。

扩展功能

C / c++代码生成
使用Simulink®Coder™生成C和c++代码。金宝app

此块支持C/ c++代金宝app码生成的Simulink金宝app^®加速器和快速加速器模式和DPI组件生成。

HDL代码生成
使用HDL编码器™为FPGA和ASIC设计生成Verilog和VHDL代码。

HDL编码器™提供了额外的配置选项，影响HDL实现和合成逻辑。

高密度脂蛋白架构

该块有一个单一的默认HDL架构。

高密度脂蛋白块属性

ConstrainedOutputPipeline	通过移动设计中现有的延迟来放置在输出上的寄存器数量。分布式管道不会重新分布这些寄存器。默认值是`0`．要了解更多细节，请参见ConstrainedOutputPipeline(高密度脂蛋白编码器)．
InputPipeline	要在生成的代码中插入的输入管道阶段数。分布式管道和约束输出管道可以移动这些寄存器。默认值是`0`．要了解更多细节，请参见InputPipeline(高密度脂蛋白编码器)．
OutputPipeline	要在生成的代码中插入的输出管道阶段数。分布式管道和约束输出管道可以移动这些寄存器。默认值是`0`．要了解更多细节，请参见OutputPipeline(高密度脂蛋白编码器)．

另请参阅

块

LTE CRC编码器

功能

lteCRCDecode(LTE工具箱)|lteCRCEncode(LTE工具箱)

介绍了R2017b

LTE CRC译码器

描述

港口