生成可移植的、可合成的VHDL^®和Verilog^®从MATLAB代码^®函数,仿真软件金宝app^®模型和Stateflow^®图表。生成的HDL代码可用于FPGA编程或ASIC原型和设计。

HDL Coder提供了一个工作流顾问来自动化Xilinx的编程^®, Microsemi^®,英特尔^®fpga。您可以控制HDL体系结构和实现，突出关键路径，并生成硬件资源利用率估计。HDL Coder提供了Simulink模型与生成的Verilog和VHDL代码之间的可跟金宝app踪性，支持遵循DO-254和其他标准的高完整性应用程序的代码验证。

金宝app对行业标准的支持可以通过IEC认证工具包(适用于iso26262及iec61508)。