杰克·埃里克森MathWorks
金宝app®广泛用于FPGA和ASIC设计项目的系统级仿真和早期验证。许多项目都有已经用VHDL编写的模块和子系统®或Verilog®.HDL验证器™可以将此手写或重用代码导入到一个联合仿真块中,该联合仿真块将Simulink与Mentor的HDL模拟器连接起来金宝app®或节奏®.
本视频演示了导入CORDIC函数的VHDL的工作流程,该函数将在Mentor Questa中模拟®在Simulink中连接到测试环境。金宝app它还详细说明了如何指定数据类型和样本时间映射,以实现精确和高效的协同仿真。
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