高密度脂蛋白验证器
高密度脂蛋白시뮬레이터와FPGA보드를이용하여Verilog와硬件描述语言(VHDL)을테스트하고검증합니다。
HDL校验™를이용하면FPGA、ASIC, SoC에사용되는Verilog®및硬件描述语言(VHDL)®를테스트하고검증할있습니다있습니다。HDL시뮬레이터와와의을을이용용matlab®또는s金宝appimulink.®에서실행되는테스트벤치와비교하여RTL을검증할수있습니다。FPGA및SoC개발보드와함께이런동일한테스트벤치를사용하여,하드웨어에서HDL구현을검증할수있습니다。
HDL验证器는Xilinx®및英特尔®보드에서fpga구현구현을디버깅디버깅테스팅하기하기위한을제공제공제공제공설계설계하드웨어에서테스트하기，matlab을이용하여하여하여메모리매핑된레지스터에수수수수수수설계에프로브를삽입하고트리거조건을설정하여，내부신호를MATLAB에업로드해서시각화와분석을할수있습니다。
高密度脂蛋白校验는UVM(统一验证方法)테스트벤치등RTL테스트벤치에서사용할검증모델을생성합니다。이러한모델들은SystemVerilog DPI(直接编程接口)를지원하는시뮬레이터에서네이티브로실행됩니다。
开始:
시스템디자인디버깅및검증하기
MATLAB및仿真金宝app软件에서시스템테스트벤치와골든레퍼런스모델을사용하여Verilog또는硬件描述语言(VHDL)코드가기능사양에부합하는지검증하십시오。节奏®尖锐®및Xcelium™시뮬시뮬이터터导师图形®MODELEIM®및questa.®시뮬레이터와와matlab또는simul金宝appink를사용하여설계를하십시오。
高密度脂蛋白Cosimulation으金宝app로仿真软件모델검증하기
기존HDL코드통합하기
레거시또는써드파티HDL코드를시스템레벨시뮬레이션을위해MATLAB알고리즘또는仿真软件모델에통합합니다金宝app。Cosimulation向导를사용하여Verilog또는硬件描述语言(VHDL)코드를자동으로가져와서导师图形또는节奏HDL시뮬레이터에연결합니다。
Cosimulation Wizard를사용하여vhdl또는verilog가져오기。
HDL코드커버리지측정하기
Mentor Graphics와Cadence HDL시뮬레레레레레레레대화형소스디버거에서나온결과이용하여simulink에서테스트벤치를가하고하고金宝app합니다。배치시뮬레이션을구동하기위해대화형테스트또는작성스크립트를를합니다합니다합니다합니다합니다합니다합니다수행수행
Cosimulation으로코드커버리지통계얻기。
UVM구성요소생성
金宝appSimulink모델모델에서완전UVM（通用验证方法）테스트테스트를생성하십시오。uvm시퀀스，스코어보드，dut（设计次测试）등등검증구성요소를생성하고그것들을프로덕션테스트벤치에통합통합
기능검증을위한uvm환경。
SystemVerilog DPI구성요소생성하기
Synopsys对此投®,节奏门齿또는Xcelium,导师图形ModelSim또는,등기능검증환경에서사용하기위한行为模式로서SystemVerilog DPI구성요소를MATLAB함수또는仿真软件서브시스템으로부터생성합니다。金宝app
SystemVerilog구성요소생성하기
SystemVerilog断言
金宝appSimulink모델모델isertion에서네이티브systemverilog어설션을생성합니다。생성된断言을사용하여simulink와생金宝app산검증에서에서된설계동작을을검증검증검증검증검증。
断言블록에서코드생성하기。
FPGA-in-the-Loop테스트
matlab또는si金宝appmulink에서실행되는시스템테스트벤치사용하여fpga보드에서되는hdl구현결과를테스트합니다。호스트컴퓨터를以太网，JTAG또는PCI Express®를통해Xilinx，英特尔®및Microsemi®FPGA보드에자동으로연결합니다。
FPGA보드를이용한fpga-in-loop검증검증수행。
FPGA데이터캡처
FPGA에서실행되는디자인에서고속신호를캡쳐후,자동으로MATLAB에로드하여결과를관찰하고분석합니다。디자인내부의신호를분석하여예상되는동작을확인하거나예외사항이있는지여부를조사합니다。
분석분석을위해신호를를캡쳐하고하고하고하고에에업로드
읽기/쓰기를위한메모리액세스
MathWorks의IP코어를FPGA디자인에삽입하여JTAG,이더넷또는PCI Express를통해MATLAB에서온보드(车载)메모리위치에액세스합니다。AXI레지스터에대한읽기또는쓰기액세스를통해FPGA알고리즘을테스트하고MATLAB과온보드(车载)메모리간에대량의신호또는이미지파일을전송합니다。
matlab에서온보드메모리위치에하기하기。
高密度脂蛋白Cosimulation자동화
HDL워크플로어드바이저툴툴에서직접다운로드HDL编码器에의해생성생성verilog또는vhdl코드의자동검증수행합니다。
HDL워크플로어드바이저를사용하여hdl cosimulation모델모델생성。
FPGA테스트자동화
Xilinx,英特尔및Microsemi개발툴과의통합을통해FPGA비트스트림을생성함으로써MATLAB또는仿真软件의테스트벤치에서하드웨어金宝app검증을수행합니다。金宝app仿真软件모델에테스트포인트를추가하여신호를포착하고,그것들을MATLAB에로딩하여보고분석하십시오。
HDL워크플로어드바이저를사용하여fpga-in-loop모델생성하기。
SystemVerilog DPI테스트벤치
高密度脂蛋白코드생성시에仿金宝app真软件모델에서SystemVerilog테스트벤치를생성합니다。Synopsys对此风投,节奏门齿또는Xcelium,导师图形ModelSim또는,및Xilinx Vivado시뮬레이터를포함한HDL시뮬레이터와함께테스트벤치를사용하여생성된Verilog또는硬件描述语言(VHDL)코드를검증합니다。
HDL编码器를사용하여dpi컴포넌트생성하기。
가상프로토타입
가상플랫폼시뮬레이션에사용하기위해TLM 2.0인터페이스를지원하는SystemC가상프로토타입모델을생성합니다。
金宝app仿真软件모델로부터가상플랫폼실행파일생성하기。
IP-xact지원
IP-XACT™XML파일을가져와서생성한컴포넌트의TLM인터페이스를커스터마이즈합니다。TLM생성기를사용하여仿真软金宝app件와생성된TLM컴포넌트간의매핑정보가있는IP-XACT파일을생성합니다。
金宝app仿真软件모델에서IP-XACT파일생성하기。
