HDL编码器
FPGA및ASIC설계용VHDL및Verilog코드코드
HDL编码器는matlab®함수，s金宝appimulink.®모델，eventsflow.®차트로부터이식과합성이가능한verilog®및vhdl.®코드를생성합니다。생성된hdl코드를FPGA프로그래밍또는ASIC프로토타이핑과과에사용할할수。
HDL编码器는Xilinx®，微笑®，英特尔®FPGA프로그래밍을자동화하는워크플로이저를를제공。HDL아키텍처와（49:42）크리티컬크리티컬（关键路径）크리티컬모델내에서표시하거나，하드웨어리소스사용량을할수있습니다。HDL编码器를이용하면하면생성verilog및vhdl코드와simulink모金宝app델을비교해가며추적할수있어서do-254또는기타표준을준수고무결성어플리케어플리케어플리케코드검증할수수있습니다。
시작하기：
고수준하드웨어설계
HDL코드로변환가능한300개가넘는simul金宝appink블록，matlab함수，stateflow차트차트에서에서에서선택하여시스템시스템시스템설계합니다。설계결과의하드웨어동작을이션해해，아키텍처를탐색한다음가능vhdl또는verilog를생성합니다。
펄스감지알고리즘의하드웨어아키텍처。
특정供应商에에의존하지않는않는
다양한실장워크플로와FPGA，ASIC，SOC디바이스에활용할수있는가능한rtl을생성합니다。같은같은모델을프로토프로토타입과양산생성에에사용
효율적이면서도특정특정특정에하지않고，합성가능rtl을을하여다양한한한한한fpga，asic또는soc장치에배포할있습니다있습니다있습니다。
가독성높고추적가능한hdl코드
요구사양，모델，hdl간에추적성유지함으로써DO-254.那ISO 26262.那IEC 61508.같은기능안전표준을합니다합니다。생성된HDL은산업표준을준수하고，코드검토를위해읽을수。
생성된hdl코드는소스모델및사항과항과
하드웨어개발과정을더욱빠르게
워크플로의초기단계에서구현이알고리즘제약조건에미치는영향에대해할수있습니다。
워크플로의초기에서하드웨어를고려한상세정보를알고리즘에가하십시오。
더욱최적화된설계
RTL을을구현하기하기전다양한하드웨어아키텍처와고정소수점화옵션옵션에대해탐색탐색고수준합성최적화는로직，dsp，ram등의디바이스리소스리소스에효율적으로매핑매핑매핑
다양한구현옵션을빠르게합니다합니다。
조기검증
워크플로초반에시스템수준디지털，아날로그，소프트웨어기능을시뮬레이션，디바이스에에실장을단계적으로모델을개선통합통합통합통합통합테스트스위트（套件）를관리하고테스트커버리지를하며，컴포넌트를생성하여rtl검증을시작할수있도록。
고고수준기능을검증하고디버그，RTL검증을위한모델을생성합니다。
FPGA프로토프로토타입보드에서무선통신알고리즘을테스트
실시간시뮬레이션및및
HDL工作流程顾问를사용하여speedgoat.등에서프로그래밍할수있는fpga i / o모듈을타겟팅하고，金宝appSimulink Real-Time™을사용하여시뮬레이션하십시오。네이티브부동소수점（9:19）HDL코드생성을이용하면하면높은정밀도의프로토이핑을을간단하게할수수수
HDL워크플로어드바이저를사용하여speedgoat fpga i / o보드를타게팅타게팅합니다。
무선통신
실제신호또는캡처한신호를이용하여시스템레벨알고리즘을설계하고，하드웨어아키텍처를추가하거나하거나시스템과无线HDL Toolbox™에에있는블록들을사용용使用方法소프트웨어기반무선통신（SDR）플랫폼플랫폼또는커스텀타겟타겟하드웨어에실장실장
무선무선통신알고리즘을을위한하드웨어아키텍처아키텍처
부동소수점모터제어알고리즘으로부터hdl을생성합니다。
비디오및이미지처리
비전비전프로세싱알고리즘의의스트리밍하드웨어구현을모델로Vision HDL Toolbox™블록블록과서브시스템으로부터효율적적적적적을을생성생성SOC Blockset™로메모리및및소프트웨어트랜잭션트랜잭션을모델링하여알고리즘알고리즘을개선개선
HDL최적화비디오및이미지처리처리。
hil플랜트모델링
복잡한simscape™HIL（硬件循环）플랜트모델을FPGA신속제어프로토타이핑시스템에서실행시켜실시간으로시뮬레이션하십시오。Simscape HDL워크플로어드바이저를이용하여speedgoat fpga i / o모듈을자동으로하십시오하십시오。
Simscape플랜트모델을변환速Goat FPGA I / O보드배포배포。
하드웨어설계
스트리밍스트리밍이터에에효율효율적적을개발개발HDL로코딩할수있는simu金宝applink블록，커스텀matlab함수함수，eventfling차트를이용하드웨어아키텍처세부정보를가합니다。
고정고정소수점양자화를자동화하거나하거나티브부동소수점을합성，두두방법을조합사용하십시오
프로토타이핑과과
左左검증검증을적용하여에버그를제거하고하드웨어기능전체에한대로하드웨어을확보제거HDL Verifier™를이용하여matlab및simu金宝applink에서에서fpga프로토타입을하고，컴포넌트를생성rtl검증속도높높이십시오。
고수준기능을검증，생성된hdl을simulin金宝appk에연결된fpga에서시뮬레이션후，모델을생성하십시오。
