杰克·埃里克森,MathWorks
将浮点算法量化为定点以实现高效的FPGA或ASIC实现需要许多步骤和数值考虑。在算法精度和硬件资源使用之间取得适当的平衡是算法和硬件设计之间的迭代过程。当需要高精度或高动态范围时,该过程变得更加困难。
为了简化这个过程,HDL编码器™ 可以生成独立于目标的可合成VHDL®或Verilog®用于FPGA或ASIC部署的单精度、双精度或半精度浮点算法。本概述介绍如何生成浮点FPGA和ASIC硬件,包括:
您还可以从以下列表中选择网站:
选择中国站点(中文或英文)以获得最佳站点性能。其他MathWorks国家/地区网站未针对您所在地的访问进行优化。