ASIC및SoC
Asic의알고리즘모델링，검및프로그래밍
도메인전문가와하드웨어엔지니어는ASIC디자인을프로토타이핑하고제품화하기위해서MATLAB®및仿金宝app真软件®를사용합니다。MATLAB및Si金宝appmulink로할수있는작업은다음과같습니다。
- 사양오해의소지를없애기위해asic하드웨어에맞게알고리즘수정하기
- 하이레벨추상화로시스템온칩(系统芯片)동작시뮬레이션
- 시스템레벨모델과테스트케이스를재사용한검시작
- 제품에적용가능한RTL생성
S金宝appimulink환경은시스템레벨아키텍처탐색에이상적입니다。이시뮬레이션은기존에우리가사용하던워크플로보다200배더빠르고,仿真软件모델은H金宝appDL코드뿐만아니라C코드로도쉽게변환될수있으며,이는확장성및재사용성을높여줍니다。”
Ken Chen, Faraday
ASIC및SoC와MATLAB사용하기
Asic설계모델링
디지털알고리즘에하드웨어아키텍처(13)를추가할수있습니다。추가할수있는하드웨어아키텍처에는더효율적리소스활용을위한고정소수점양자화(30:45)및fpga에서더쉬운프로토타이핑을위한네이티브부동소수점(9:19)코드생성등이있습니다。다양한테스트와골든레퍼런스알고리즘을재사용하여,각각의지속적인개선결과에대해시뮬레이션합니다。
高密度脂蛋白编码器™는HDL로변환가능한Simu金宝applink및MATLAB함수블록및状态流®차트에서직접합성가능한VHDL또는Verilog를생성합니다。동일한모델에서초기Fpga프로토타이핑(20:51)및제품구현을위한코드를생성할수있습니다。이접근방식은하드웨어설계와검워크플로에대한민첩성과재사용성을높여줍니다。
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시스템온칩동작시뮬레이션
구현하기전에시스템레벨의버그와성능문제를식별하여제거하기위해고수준의추상화를통해디지털,아날로그및소프트웨어기능을함께모델링합니다。SoC Blockset™을사용하여메모리와내부및외부연결뿐만아니라스케줄링및운영체제영향을시뮬레이션합니다。
金宝app仿真软件测试™를사용하여시스템레벨의테스트케이스를구축및자동화하고，金宝app仿真软件覆盖™를사용하여구사항을충족하는지를리포트합니다。
프로젝트전체에걸쳐등가성과SoC수준의호환성을확인하고,서브시스템을개선하면서SoC를지속적으로검증합니다。
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설계초기단계에검시작하기
高密度脂蛋白校验™는FPGA설계를검증하기위해MATLAB및仿真软件테스트金宝app환경을다시사용합니다。
연동시뮬레이션(35分)을통해导师图形나节奏设计系统의시뮬레이터에서실행되는Verilog또는硬件描述语言(VHDL)설계에연결된MATLAB또는仿真软件테스트벤치를자동으로실행할수있습니다。金宝app
아날로그또는디지털모델을Synopsys对此，Cadence设计系统또는导师图形의SystemVerilog시뮬레이터에서레퍼런스모델,테스트입력또는빠른시뮬레이션모델사용하기위해SystemVerilog DPI(19)컴포넌트로내보냅니다。
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- Matlab을활용한자동차레이더신호처리하드웨어구현의검(26:55)
- 아날로그혼합신호검을위한SystemVerilog DPI생성하기(50分)
- Matlab에연결하여RTL검개선하기(41:03)
제품화를위한asic설계
분야별전문가와하드웨어엔지니어는MATLAB및Simuli金宝appnk를사용하여무선，비디오/비디오상처리，모터및전력제어(24:20)，전필수응용분야에대한프로덕션FPGA및SoC설계작업을협업할수있습니다。
폭넓은아키텍처옵션을살펴본다음HDL编码器상위수준합성최적화(49:42)를사용하여구현목@ @를달성할수있습니다。모델과구사항을역추적할수있는가독성높은rtl을자동으로생성합니다。HDL编码器는합성가능하고설계규칙을따르는RTL과함께다양한AXI4터페이스를생성하여SoC에쉽게통합할수있습니다。
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