在本次网络研讨会中，您将学习如何利用HDL编码器探索设计选择调整到特定的速度和面积限制。使用HDL编码器，您可以调用一些优化功能，这些功能允许您共享硬件资源以减少面积占用，还可以调用一些功能，这些功能允许您将设计流水线化以提高设计的时钟频率。

MathWorks的工程师将演示对HDL Coder的最新增强，当从Simulink模型、MATLAB代码和状态流程图生成可合成的Verilog和VHDL时，可以使用迭代工作流来探索速度/区域设计空间。金宝app

我们将讨论以下议题:

• 区域优化
  • 基本区域优化工作流程
  • 资源共享Simulink模块和MA金宝appTLAB代码
  • RAM映射：将MATLAB矩阵映射到FPGA块RAM
  • 循环流：MATLAB“for”循环和矩阵运算的有效实现
• 速度优化
  • 基本速度优化工作流程
  • 反向注释：在Simulink中可视化后期合成和后期映射关键路径金宝app
  • 在Simulink模型和MATLAB代码中插入管道寄存器金宝app
  • 分布式流水线：一种基于重定时的自动优化

关于演示者：Girish Venkataramani是HDL优化和硬件/软件协同设计小组的组长。自2007年以来，他一直致力于HDL编码器产品，是该产品的编译器基础设施和HDL（速度/面积）优化框架的首席架构师。在加入MathWorks之前，Girish研究了几个涉及不同C-to-HDL编译器工具的研究问题。他拥有博士学位。在卡内基梅隆大学的电气和计算机工程专业，他探索了异步C-to-HDL编译器中的性能分析和优化问题。他拥有加利福尼亚大学河畔分校的计算机科学硕士学位。