如何做FPGA-in-the-loop模拟与阿尔特拉德——115板?
14日视图(30天)
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我成功地创建了一个使用filWizard费尔屏蔽硬件描述语言(VHDL)的代码。也可能加载bitfile董事会(德- 115)。
试图模拟设计,我得到以下错误消息:没有收到从硬件版本信息。你必须有一个有效的连接,一个兼容的开发板,块和FPGA编程文件的兼容版本。
发出砰的董事会并不成功。德- 115板连接到电脑通过一个1 gb开关也在公司的网络概念网络。德- 115从相同的子网IP配置电脑。
可能会出现什么问题?我必须做一些德- 115具体设置(例如JP1位置,MAC地址,…)?