混合信号Blockset
设计和模拟模拟和混合信号系统
混合信号块集™提供组件和缺陷的模型、分析工具和测试工作台，用于设计和验证混合信号集成电路(ICs)。
您可以在不同的抽象级别上对PLLs、数据转换器和其他系统建模，并探索各种集成电路体系结构。您可以自定义模型来包括诸如噪声、非线性和量化效果等缺陷，并使用自顶向下的方法细化系统描述。
使用提供的测试台，您可以通过拟合测量特性或电路级仿真结果来验证系统性能并提高建模保真度。使用可变步长Simulink进行系统级快速仿真金宝app®solvers软件可以让你在晶体管级模拟集成电路之前调试实现和识别设计缺陷。
使用混合信号块集，您可以使用复杂的DSP算法和控制逻辑来模拟混合信号组件。因此，模拟和数字设计团队都可以在相同的可执行规范中工作。
开始:
锁相环设计
在系统级设计并模拟锁相环(PLLs)。典型的结构包括带有单模或双模预制器的整数- n锁相环，以及带有累加器或delta-sigma调制器的分数- n锁相环。验证和可视化您的设计的开环和闭环响应。
分数- n锁相环，带-调制器。
具有时间范围的SAR ADC。
构件库
使用诸如电荷泵、环路滤波器、相位频率检测器(PFDs)、电压控制振荡器(VCOs)、时钟分频器和采样时钟源等构建模块来设计混合信号系统。您可以使用Simscape Electrical™在更低的抽象级别进一步细化模拟模型。
PLL构建块库。
时间的不完美
模型上升和下降的时间，有限的转化率，和可变的时间延迟在您的反馈循环。通过对计时效果建模，您可以运行模拟来评估稳定性和估计锁定时间。
时钟信号的抖动效应。
VCO的相位噪声分布图。
测试的长椅
测量锁相时间、相位噪声分布和锁相环的工作频率，并描述诸如VCOs、PFDs和电荷泵等构件的性能。测量adc的交直流特性和孔径抖动。
ADC试验台。
集成集成电路仿真环境
通过cosimulation或使用HDL Verifier™生成SystemVerilog模块，在集成电路设计环境中重用系统级混合信号模型。对于系统的数字部分，可以使用HDL Coder™生成可合成的HDL代码。
Cosimulation与节奏®艺术大师®自动对盘及成交系统设计师。
