金宝appSimulink设计验证
找出设计错误,证明合规性要求,并生成测试
金宝appSimulink Design Verifier™使用正式的方法来识别模型中隐藏的设计错误。它检测模型中导致整数溢出、死逻辑、数组访问违规和除0的块。它可以正式地验证设计是否满足功能需求。对于每个设计错误或需求违背,它都会生成一个用于调试的模拟测试用例。
金宝appSimulink设计验证器生成测试用例模型覆盖和定制的目标,以扩展现有的基于需求的测试用例。这些测试案例驱动模型可以不满足条件,决策,修正条件/决定(MCDC)和自定义覆盖目标。除了覆盖的目标,您可以指定自定义的测试目标,自动生成基于需求的测试用例。
金宝app对行业标准的支持可通过IEC认证工具包(用于IEC 61508和ISO 26262)和DO资格套件(对于DO-178)。
入门:
死的逻辑
在模型中查找在模拟和执行生成的代码期间无法激活的对象。 |
安全要求
验证您的设计行为是否符合您所表达的正式定义的安全需求MATLAB®,的金宝appSimulink,和Stateflow。
改进死逻辑报告
查看死逻辑可能的原因在结果检查器窗口,包括短路和条件执行
并行测试案例验证
使用并行计算来验证测试案例或反例
巴士元素支持金宝app
分析总线元素或外部总线元素块中包含的顶级模型
特定的实例参数
分析配置为使用特定的实例参数为参考模型模型
输入电压范围设计错误检查
检测输入范围违反几种类型的查找表块,多端口开关块,并且CORDIC配置的三角函数块
对齐设计错误
在对迭代工作流进行分析之后,为设计错误检查创建过滤器和调整规则
看到发布说明对任何这些特征和对应的功能的详细说明。