Vision HDL工具箱
为fpga和asic设计图像处理、视频和计算机视觉系统
Vision HDL Toolbox™为fpga和asic上的视觉系统的设计和实现提供像素流算法。它提供了一个支持多种接口类型、帧大小和帧速率的设计框架。金宝app工具箱中的图像处理、视频和计算机视觉算法使用适合于HDL实现的架构。
工具箱算法旨在在VHDL中生成可读，可综合的代码®和Verilog®(高密度脂蛋白编码器™)。生成的HDL代码是fpga证明的帧大小高达8k分辨率和高帧率(HFR)视频。
工具箱功能可用MATLAB®系统对象™和Simulink金宝app®块。
开始：
HDL-ready Edge检测器块及其可配置参数。
每个时钟处理多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧率视频。底层硬件实现会自动更新，以支持具有指定并行性的模拟和代码生成。金宝app
指定最多8个像素的并行处理。
内置硬件数据管理
使用Vision HDL Toolbox块自动管理流输入数据，例如控制信号，兴趣区域（ROI）窗口和行缓冲区。使用HDL编码器为您的模型和模拟的控制功能生成VHDL或VERILOG RTL。
自动缓冲行创建一个ROI窗口的边缘检测。
用于像素块的帧，用于将图像帧转换为具有用于硬件处理的控制信号的像素流。
MATLAB和SIMU金宝appLINK验证示例和模板
学习如何使用你的图像处理工具箱™和计算机Vision Toolbox™算法和测试以验证您的硬件实现。
使用基于帧的算法验证流硬件实现。
HDL和FPGA的协同仿真
使用HDL Verifier™验证您的硬件子系统通过RTL仿真或FPGA开发工具包连接到您的MATLAB或Simulink测试环境。金宝app
HDL Verifier使金宝app用Xilinx，Intel和MicroSemi FPGA板支持FPGA-In-in-Loop验证。
具有实时视频输入的原型平台
通过下载来原型您的视觉处理应用程序Xilinx的计算机视觉工具箱支持包金宝app®Zynq®基于硬件并使用HDL编码器和嵌入式编码器®从MATLAB或SIMULINK实现生成代码。金宝app
用现实世界视频输入对FPGA硬件进行原型设计。
生产部署
使用HDL编码器从硬件子系统模型生成高质量，目标无关的RTL和AXI接口。
使用SoC互连接口生成代码。
FPGA的视觉处理
观看这个五部分的视频系列，介绍了针对fpga原型和生产的视觉应用的关键概念和工作流程。
