HDL验证器
使用HDL模拟器和FPGA板测试和验证Verilog和VHDL
HDL验证器™允许您测试和验证Verilog®和VHDL®用于fpga、asic和soc的设计。您可以通过在MATLAB中运行的测试台来验证RTL®或Si金宝appmulink®使用与HDL模拟器的联合仿真。这些相同的测试台可用于FPGA和SoC开发板，以验证硬件中的HDL实现。
HDL验证器提供用于调试和测试Xilinx上FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB编写和读取内存映射寄存器，以便在硬件上测试设计。您可以在设计中插入探针，并设置触发条件，将内部信号上传到MATLAB中进行可视化和分析。
HDL验证器生成用于RTL测试台的验证模型，包括通用验证方法（UVM）测试台。这些模型在支持SystemVerilog直接编程接口（DPI）的模拟器中本机运行。金宝app
开始:
调试和验证系统设计
使用MATLAB和Simulink中的系统测试台和黄金参考模型验证Verilog或VHDL代码符合功能规范。金宝app使用MATLAB或Simulink与Cadence验证设计金宝app®敏锐的®和Xcelium™模拟器或导师图形®MODELEIM®和克斯塔®模拟器。
用HDL联合仿真验证金宝appSimulink模型。
集成现有的HDL代码
将传统或第三方HDL代码合并到MATLAB算法或Simulink模型中，用于系统级仿真。使用协同模拟向导自动导入Verilog或VHDL代金宝app码，并连接到Mentor Graphics或Cadence HDL模拟器。
使用协同仿真向导导入VHDL或Verilog。
衡量HDL代码覆盖率
使用Mentor Graphics和Cadence HDL模拟器中的代码金宝app覆盖分析工具和交互式源代码调试器的结果，评估和改进Simulink中的测试台。执行交互式测试或编写脚本来驱动批处理模拟。
通过协同仿真获取代码覆盖率统计信息。
UVM组件生成
从Simulink模型生成完整的通用验证方法（UVM）测试台。金宝app生成验证组件，如UVM序列，记分牌和设计欠测试（DUT），并将其整合到生产测试台中。
用于功能验证的UVM环境。
SystemVerilog DPI组件生成
从MATLAB函数或Simulink子系统生成SystemVerilog DPI组件，作为行为模型，用于功能验证环境，包括Sy金宝appnopsys VCS®Cadence Incisive或Xcelium，以及Mentor Graphics ModelSim或Questa。
生成SystemVerilog组件。
FPGA在环测试
使用在MATLAB或Simulink中运行的系统测试台来测试在FPGA板上执行的HDL实现金宝app。将主机自动连接到Intel Xilinx®和microSemi®FPGA板上以太网，JTAG或PCI Express®.
使用FPGA板执行FPGA在环验证。
FPGA数据捕获
从FPGA上执行的设计中捕获高速信号，并自动加载到MATLAB中查看和分析。分析整个设计中的信号，以验证预期行为或调查异常情况。
捕获信号并上传到MATLAB进行分析。
用MATLAB从内存读/写
通过将HDL代码从MathWorks插入FPGA设计，从JTAG，以太网或PCI Express从MATLAB访问LOS-LASE存储位置。通过读取或写入访问AXI寄存器测试FPGA算法，并在MATLAB和板载存储位置之间传输大信号或图像文件。
从MATLAB访问板上内存位置。
HDL协同模拟自动化
对生成的Verilog或VHDL代码进行自动验证高密度脂蛋白编码器直接从HDL Workflow Advisor工具。
使用HDL Workflow Advisor生成HDL协同模拟模型。
FPGA测试自动化
通过与Xilinx、Intel和Microsemi开发工具集成生成FPGA比特流，在MATLAB或Simulink的测试台金宝app上执行硬件验证。将测试点添加到Simulink模型中，以捕获信号并将其加载到MATLAB中进行查看和分析。
使用HDL Workflow Advisor生成FPGA在环模型。
SystemVerilog DPI测试台
在生成HDL代码期间，从Simulink模型生成SystemVerilog测试台。金宝app使用包含Synopsys VCS、Cadence Incisive或Xcelium、Mentor Graphics ModelSim或Questa和Xilinx Vivado模拟器的测试台验证生成的Verilog或VHDL代码。
使用HDL编码器生成DPI组件。
虚拟原型
使用TLM 2.0接口生成SystemC虚拟原型模型，用于虚拟平台仿真。
从Simulink模型中创建虚拟平台可执行文件。金宝app
IP-XACT支金宝app持
通过导入IP-XACT自定义生成的组件的TLM接口™ XML文件。使用TLM生成器生成IP-XACT文件，其中包含Simulink和生成的TLM组件之间的映射信息。金宝app
从Simulink模型生成IP-XACT文件。金宝app
