甲IP核 - 通常被称为一个IP核- 是一个FPGA，SoC的FPGA，或ASIC设计的可重复使用HDL成分。

在FPGA和SoC的FPGA的IP核充当积木，你可以整合到一个使用设计工具，如完整的实现Vivado^®IP Integrator和ISE赛灵思要么从英特尔的Qsys。该AMBA^®AXI版本4 AXI互连协议 - 更好地称为AXI4 - 已经作为存储器映射和流数据传输的标准协议。

对于IP核生成生产IP核通用的工作流程与赛灵思和英特尔也AXI4-精简版，支持AXI4接口符合金宝appAXI4-流赛灵思协议^®设备。您可以整合这些自定义IP核进入FPGA SoC或FPGA设计与赛灵思Vivado IP集成器或来自英特尔的Qsys。

你可以做IP核生成从MATLAB^®代码或金宝app^®楷模。您也可以使用IP核生成工作流程，HDL编码器™与C / C ++代码生成功能在嵌入式编码^®在自动硬件软件工作流程该目标赛灵思ZYNQ^®SoC和英特尔^®的SoC FPGA的。

有关详细信息，请参阅HDL编码器™。