Xilinx FPGA和Zynq SoCs
在Xilinx设备上建模、验证和编写算法
领域专家和硬件工程师使用MATLAB®和仿真软金宝app件®开发用于部署在Xilinx上的原型和生产应用程序®FPGA和Zynq.®SOC设备。
使用Matlab和Simulin金宝appk，您可以：
- 系统级模型硬件架构
- 在不写任何代码的情况下对FPGA或SoC进行编程
- 使用MATLAB和Simulink产品模拟和调试FPGA或SoC下载188bet金宝搏金宝app
- 为FPGA或SoC集成生成产品HDL和C代码
“我们在我们的域名拥有丰富的经验，但与FPGA集成的经验很少。金宝appSimulink和HDL编码器使我们能够专注于为我们产品设计智能算法，而不是如何在特定FPGA上运行这些算法。“
Boris Van Amerongen, Orolia
建模与仿真
金宝app基于模型的设计的Simulink使您能够减少Xilinx FPGA和Zynq SoC应用程序的开发时间，方法是在高层对硬件实现建模并在系统上下文中进行模拟。你也可以量化定点以更有效地利用资源，或生成合成器本机浮点HDL更容易计划FPGA.．
生成可合成的VHDL®或者verilog.®直接来自HDL-READY SIMULINK和M金宝appATLAB功能块，诸如信号处理，无线通信，电机和电源控制，和图像/视频处理．
用于DSP的Xilinx系统发生器和Xilinx模型作曲家将特定于xilinx的块添加到Simulink，用于系统级仿金宝app真和硬件部署。您可以将System Generator块与本机Simulink块集成到一起以生成HDL代码。金宝app
SoC Blockset™可允许您分析硬件软件交互的性能Zynq UltraScale+ MPSoC和RFSoC器件，包括使用内存和调度/操作系统效果。
在同一设计中混合浮动和定点操作。使用标准Xilinx FPGA资源在浮点中实现了这一三角操作。
在Xilinx Zynq SoC软件定义无线电平台上运行的无线应用程序原型，并在MATLAB和Simulink中进行实时分析。金宝app
基于FPGA和Zynq SoC的平台的原型设计
要开始原型，可以下载金宝app支持包以预先配置的Xilinx FPGA和Zynq soc为基础的无线实况评估平台为目标软件定义无线电，BLDC电机控制，视频和图像处理有现场摄像机输入，或者深度学习推理处理。然后，HDL Coder将指导您完成直接从Simulink编程FPGA或SoC的步骤，而无需编写HDL代码。金宝app
您可以从多种技术中选择，直接从MATLAB和Simulink调试FPGA原型。金宝app您可以插入IP到:读或写入AXI寄存器以及在MATLAB和板载存储器之间传输大信号或图像文件;捕获数据从内部信号到FPGA在MATLAB中进行分析;或者在运行的评估工具上测试算法FPGA-in-the-loop使用MATLAB或SIMULINK TE金宝appSTBENCH。
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HDL和IP核心生成用于生产集成
大多数块支持HDL代码生成特性金宝appHDL块属性它允许您指定自定义硬件实现选项，如管道插入、资源共享和RAM映射。HDL代码生成设置使您可以全局自定义优化，重置样式，时钟，命名约定等。与Simulink中的设计架构设计的能力一起，您可以完全控制金宝app速度和面积优化对于Xilinx FPGA和Zynq SoC设备。
您可以生成可读合成的RTL，以便与Vivado中的非算法内容集成®．如果你安装Zynq的HDL编码金宝app器支持包，然后您可以生成IP核心包装器，它使用各种AXI协议来与手臂通信®处理器和其他设备IP。你可以使用嵌入式编码器®金宝appZynq支持包要生成驱动程序和应用程序软件以编程ARM应用程序处理器。
报告从生成的HDL和IP核。IP核心生成报告显示了设计输入和输出到axis寄存器和协议的映射。
使用带有I / O映射的占位符定义自定义参考设计，您可以生成HDL。
扩展目标平台支持金宝app
如果需要部署到MathWorks提供的支持包中不包括的基于FPGA或基于soc的平台，可以创建或下载参考设计并将其插入到HDL Coder中。金宝app您可以使用SoC Blockset或Vivado来开发参考设计。针对Xilinx FPGA或基于soc的平台的第三方参考设计可以在File Exchange上获得，例如模拟设备®，Avnet.®，speedgoat.，和特伦茨电子产品．
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在FPGA上部署5G NR无线通信
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