HDL验证™在Xilinx上自动验证HDL代码^®通过启用FPGA在环(FIL)测试板。费尔的测试有助于确保MATLAB^®算法或金宝app^®设计在现实世界中的行为与预期一致，增加了对硅实现的信心。利用MATLAB算法或Simulink模型驱动F金宝appPGA的输入刺激，分析FPGA的输出。使用FIL测试，您可以在FPGA速度下验证您的设计，使您能够运行更广泛的测试用例集，并对您的设计执行回归测试。

HDL验证支持FIL模拟金宝app选择的Xilinx FPGA板。这些电路板的板定义文件都包含在支持包。金宝app您可以添加其他的FPGA开发板与FIL与使用FPGA板定制。

下面的器件系列的支持：金宝app

• ZYNQ^®的UltraScale +™片上多核
• 的Virtex^®的UltraScale，的Kintex^®的UltraScale
• 的Virtex-7，Kintex-7产品，产品Artix^®7,zynq - 7000
• 的Virtex-6，斯巴达^®-6
• Virtex-5的
• Virtex-4的

平台和发布支持金宝app

查看硬件支持包的系统需金宝app求表当前和以前的版本，发行版和平台的可用性。

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