金宝appSimulink for HDL代码生成与验证
探索、实现和验证FPGA、SoC或ASIC设计，而无需编写HDL代码
在高级设计和探索，然后直接从MATLAB生成和验证HDL®或仿真金宝app软件®用于FPGA、ASIC或片上系统(SoC)原型或生产项目。
- 生成优化和可读VHDL®或者verilog.®适用于任何FPGA、ASIC或SoC硬件
- 使用子系统级实现连接系统级设计
- 使用用于数学、DSP、无线通信、控制和视觉处理的高质量硬件模型构建硬件子系统
- 使用自动引导转换为定点，或为任何目标设备生成本机浮点操作
- 直接从Simulink和Matlab部署和调试原型硬件金宝app
- 重用算法模型和测试用例
“与传统的设计流程相比，基于模型的设计可以更早地验证算法和系统功能，更快地适应规格变化，并评估更多的设计方案。基于模型的设计有助于弥合算法专家和RTL工程师之间的鸿沟。”
Mamoru Kamiya, Renesas System Design
用MATLAB和Simulink进金宝app行HDL代码的生成与验证
任何目标的HDL代码生成
使用高级合成将硬件准备的MATLAB或Simulink编译成可读、可跟踪、可合成的VHDL或Verilog金宝app HDL代码。此代码经过优化，可在任何FPGA、ASIC或SoC硬件上移植。
无论您的硬件设计体验如何，您都可以生产出高质量的HDL代码。在高级工作，让您快速探索硬件架构权衡以满足您的目标，并自动生成HDL代码和接口。
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基于模型的设计协作
使用Sim金宝appulink，算法开发人员可以与硬件，软件和模拟设计工程师合作。他们可以使用相同的型号设计，探索权衡，并在开始实施之前验证系统架构。
直接从这些模型生成HDL代码使您能够适应更改，并且它维护了VHDL或Verilog、模型和需求之间的可跟踪性。
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准备好的hdl模型和示例
使用模拟算法硬件实现和生成高质量HDL代码的高级块构建设计。课程包括数学、三角、数字信号处理、无线通信、视频和图像处理。您可以使用子系统级知识产权进行5G/LTE无线和视觉处理。
定点制造简单
自动转换您的数据类型从浮点到定点实现。这可以让您平衡资源使用和准确性。
如果您的设计需要高精度或高动态范围的计算，或者如果您想在转换为定点之前生成原型，您可以生成可合成的目标无关的本机浮点高密度脂蛋白。
自动FPGA和SoC原型
用于Xilinx的流行FPGA和SoC原型平台®，英特尔®, Microsemi®，和Speedgoat，您可以生成所需的所有内容项目设备按下一个按钮。该原型可以作为一个独立的设备运行，也可以连接MATLAB或Simulink进行刺激和调试。金宝app然后，您可以在任何FPGA、ASIC或SoC上重用它以实现生产。你可以设置自定义的原型板，方便编程。
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重用模型和测试进行验证
将您的MATLAB或Simulink模型和测试与运行金宝app在Mentor Graphics中的手写或生成的HDL代码一起进行联合仿真®或者®模拟器。然后将这些模型和测试作为SystemVerilog DPI-C组件导出UVM或自定义验证环境。
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如您需要帮忙，请联系我们。
联系我们进行自定义评估，并根据您的需求获得定价。
