混合信号Blockset
设计和模拟模拟和混合信号系统
Mixed-Signal Blockset™提供了用于设计和验证混合信号集成电路(ICs)的组件和缺陷模型、分析工具和测试平台。
您可以在不同的抽象级别上对pll、数据转换器和其他系统建模，并探索一系列IC架构。您可以自定义模型，以包括噪声、非线性和量化效应等缺陷，并使用自顶向下的方法细化系统描述。
使用提供的测试平台，您可以验证系统性能，并通过拟合测量特性或电路级仿真结果提高建模的保真度。使用变步长的Simulink进行快速系统级仿真金宝app®在模拟晶体管级别的IC之前，solvers允许您调试实现并识别设计缺陷。
使用混合信号块集，您可以模拟混合信号组件与复杂的DSP算法和控制逻辑。因此，模拟和数字设计团队都可以根据相同的可执行规范进行工作。
开始:
锁相环设计
在系统级设计和模拟锁相环（PLL）。典型的架构包括具有单个或双模数预分频器的Integer-N PLL，以及带蓄电池或Delta-Sigma调制器的Fractional-N PLL。验证和可视化您设计的开环和闭环响应。
带有Delta-Sigma调制器的Fractional-N PLL。
带时间范围的SAR ADC。
构建块库
使用诸如电荷泵，环路滤波器，相位频检测器（PFD），电压控制振荡器（VCOS），时钟分频器和采样时钟源等构建块设计混合信号系统。您可以通过Simscape Electrical™进一步在较低的抽象级别中改进模拟模型。
PLL构建块库。
时间的不完美
模型上升和下降时间，有限的旋转速率和反馈回路中的可变时滞。使用所建模的时序效果，您可以运行模拟以评估稳定性和估算锁定时间。
时钟信号的抖动效应。
VCO的相位噪声剖面。
测试长椅
测量锁相环的锁定时间、相位噪声剖面和工作频率，并表征VCOs、pfd和电荷泵等构建模块的性能。测量adc的交直流特性和孔径抖动。
ADC试验台。
集成IC仿真环境
通过Cosimulation或通过使用HDL Verifier™生成SystemVerILILOG模块来重复使用System-Level混合信号模型。对于系统的数字部分，您可以使用HDL Coder™生成合成的HDL码。
Cosimulation与节奏®Virtuoso.®自动对盘及成交系统设计师。
线性电路向导块
导入spice网络表来创建或修改线性电路
仿真性能
在Simulink中使用加速模式更快地运行模拟金宝app
定时测量块
测量定时指标，如周期、频率、上升时间、下降时间、占空比和延迟
相位噪声测量算法
使用零交叉时间改进相位噪声测量
数字-模拟转换器
引入二元加权DAC和相关测量和测试台块
看到发行说明有关这些特性和相应功能的详细信息。
