杰克erickson,Mathworks
处理每个时钟的多个像素并行地使FPGA和ASIC硬件能够处理4K,8K或高帧速率视频流。Vision HDL Toolbox™本身支持每个时钟处理金宝app。Its Frame-to-Pixels and Pixels-to-Frame gateway blocks offer easy settings to switch the design’s inputs and outputs from one pixel at a time to 4 or 8 in parallel, and its built-in blocks such as image filtering and edge detection natively support this mode.
为了开发定制的每时钟多像素算法,Vision HDL工具箱中的Line Buffer块存储足够的行以形成指定的邻域大小,并一次输出1、4或8像素的列和控制信号。
显示的设计是示例的自定义实现这个视频使用内置块。它显示如何使用行缓冲区创建四个并行邻域Windows,以由自定义设计的图像滤波器和边缘检测器处理。并行Windows显着重叠,因此设计是为分享这些硬件资源的成架。最后,它讨论了硬件微架构考虑如寄存器管道插入和方法,以减少乘数需求的同时减少乘数使用。
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