Multiple-Pixel-Per-Clock处理视觉HDL工具箱

低延迟视频处理的应用程序依赖于FPGA和ASIC的硬件来处理大量的像素数据。但高分辨率格式,如4 k、8 k和高的帧率视频包含太多的像素每秒处理连续。数字硬件允许并行性,但许多过滤器和边缘检测等算法作用于相邻像素的窗口使高效并行处理的挑战。

视觉HDL工具箱™本地支持multiple-pixel-p金宝apper-clock处理。Frame-to-Pixels和Pixels-to-Frame网关模块提供简单的设置开关设计的输入和输出一个像素并行4或8。金宝app支持算法,如图像滤波和边缘检测器块显示在这个例子中,自动更新他们的架构基于此指定级别的并行性。他们模拟这种行为具有适当的延迟,使用HDL编码器™产生synthesizable RTL股份资源之间的重叠社区处理窗口。结果是,资源使用尺度sub-linearly每个时钟的像素数量。

利用此功能来开发定制multi-pixel-per-clock算法,使用行缓冲块所示这个视频。