主要内容

eq.==

确定平等

描述

例子

一种==B.返回一个带有元素设置为逻辑的逻辑阵列1真正的)阵列的地方一种B.等于;否则,该元素是逻辑的0.错误的)。该测试比较了数字阵列的实数和虚部。eq.返回逻辑0.错误的) 在哪里一种B.具有NaN或未定义分类元素。

eq(一种B.是否有另一种执行方式A == B.,但很少使用。它使操作员能够为类重载。

例子

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创建两个包含真实和虚数的向量,然后比较向量的平等。

A = [1+i 3 2 4+i];B = [1 3+i 2 4+i];A == B.
ans =1 x4逻辑阵列0 0 1 1

eq.函数测试实部和虚部是否相等,并返回逻辑结果1真正的)只在两部分相等的情况下。

创建一个字符向量。

M =“杰作”;

测试使用特定的字符==

m ==.'e'
ans =1 x11逻辑阵列0 0 0 0 1 0 0 0 1 0 1

逻辑的值1真正的)表示角色的存在'e'

创建具有两个值的分类数组:'头'“尾巴”

A =分类({'头''头'“尾巴”;“尾巴”'头'“尾巴”})
A =2x3分类头部头尾巴尾巴尾巴

的所有值'头'类别。

一个= ='头'
ans =2x3逻辑阵列1 1 0 0 1 0

价值的逻辑1真正的)表示类别中的值。

比较行的行一种平等。

a(1,:) == a(2,:)
ans =1 x3逻辑阵列0 1 1

价值的逻辑1真正的)指示哪些行具有相同的类别值。

许多用十进制文本表示的数字不能精确地表示为二进制浮点数。这导致了结果的微小差异==操作员反映。

对十进制表示的数字执行一些减法操作,并将结果存储在一起C

C = 0.5-0.4-0.1.
C = -2.7756 e-17

具有精确的十进制算术,C应该等于完全0.。它的少价值是由于二进制浮点算术的性质。

比较C0.平等。

C = = 0
ans =逻辑0.

使用公差比较浮点数,托尔,而不是使用==

tol = eps(0.5);abs(c-0)
                   
ans =逻辑1

两个数字,C0.,靠近两个连续浮点数的彼此更近0.5。在许多情况下,C可能像0.

比较两个元素datetime阵列。

创建两个datetime不同时区的阵列。

t1 = [2014,04,14,9,0,0; ​​2014,04,14,10,0,0];a = datetime(t1,'时区'“美国/ Los_Angeles”);A.Format =“d-MMM-y HH: mm: ss Z”
A =2x1 DateTime.14-ess-2014 09:00:00 -0700 14-APR-2014 10:00:00 -0700
t2 =[2014、04 14日12 0 0;2014年,04,14日,12日,30日0];B = datetime (t2,'时区'“美国/ New_York”);B.Format =“d-MMM-y HH: mm: ss Z”
B =2x1 DateTime.14-ess-2014 12:00:00 -0400 14-APR-2014 12:30:00 -0400

检查元素的位置一种B.是相等的。

A == B.
ans =2 x1逻辑阵列1 0

输入参数

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操作数,指定为标量、向量、矩阵或多维数组。输入一种B.必须是相同的大小或具有兼容的大小(例如,一种是一个m——- - - - - -N矩阵和B.为标量或1——- - - - - -N行向量)。有关更多信息,请参阅基本操作的兼容数组大小

您可以比较任何类型的数值输入,并且比较不会因为类型转换而损失精度。

  • 如果一个输入是a分类数组,另一个输入可以是一个分类阵列,字符向量的小区阵列或单个字符向量。单个字符向量展开到与另一个输入相同大小的字符向量的单元阵列中。如果两个输入都是序数分类数组,它们必须具有相同的类别集,包括它们的顺序。如果两个输入都是分类不是序单的数组,他们可以拥有不同的类别。看比较分类数组元素为更多的细节。

  • 如果一个输入是adatetime数组,另一个输入可以是一个datetime数组、字符向量或字符向量的单元格数组。

  • 如果一个输入是a期间数组,另一个输入可以是一个期间数组或数字数组。操作员将每个数字值视为标准的24小时数。

  • 如果一个输入是字符串阵列,则另一个输入可以是字符串阵列,字符向量或字符向量的小区数组。相应的元素一种B.被释放地比较。

数据类型:单身的||INT8.|int16|int32|int64|uint8.|uint16|UINT32.|UINT64|逻辑|字符|细绳|分类|datetime|期间
复数支持:金宝app是的

提示

  • 比较句柄对象时,使用==测试对象是否具有相同的句柄。采用是平等的确定具有不同句柄的对象是否具有相同的属性值。

兼容性的考虑

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R2016B的行为更改

行为在R2020b中改变

扩展能力

HDL代码生成
使用HDL Coder™为FPGA和ASIC设计生成Verilog和VHDL代码。

之前介绍过的R2006a