主要内容

NE.〜=

确定不平等

描述

例子

一种〜=B.返回一个带有元素设置为逻辑的逻辑阵列1真的)阵列的地方一种B.不平等;否则,该元素是逻辑的0.错误的)。该测试比较了数字阵列的实数和虚部。NE.返回逻辑1真的) 在哪里一种或者B.有nan或undefined分类元素。

ne(一种B.是执行的另一种方法a〜= b,但很少使用。它使操作员能够为类重载。

例子

全部收缩

创建两个包含真实和虚数的向量,然后比较向量的vetequality。

a = [1 + i 3 2 4 + i];b = [1 3 + i 2 4 + i];a〜= b
ans =.1x4逻辑阵列1 1 0 0

NE.功能测试真实和虚部的零件以进行不等式,并返回逻辑1真的)其中一个或两个部分不等于。

创建一个字符向量。

m ='杰作';

测试使用特定的字符〜=

m〜='n'
ans =.1x11逻辑阵列1 1 1 1 1 1 1 1 1 1 1 1

逻辑的价值1真的)表示没有角色'n'。该角色不存在于载体中。

创建具有两个值的分类数组:'头''尾巴'

a =分类({'头''头''尾巴';'尾巴''头''尾巴'})
A =2x3分类头部头尾巴尾巴尾巴

找出所有的值'头'类别。

A〜='头'
ans =.2x3逻辑阵列0 0 1 1 0 1

价值的逻辑1真的)表示不在类别中的值。自从一种只有两类,A〜='头'返回相同的答案a =='tails'

比较行的行一种不等式。

a(1,:)〜= a(2,:)
ans =.1x3逻辑阵列1 0 0.

价值的逻辑1真的)表示行具有不等类别值的位置。

以十进制文本表示的许多数字不能完全表示为二进制浮动数字。这导致结果的小差异〜=操作员反映。

对十进制表示的数字执行一些减法操作,并将结果存储在一起C

C = 0.5-0.4-0.1.
c = -2.7756e-17

具有精确的十进制算术,C应该等于确切地0.。它的少价值是由于二进制浮点算术的性质。

相比C0.不等式。

C〜= 0
ans =.逻辑1

使用公差比较浮点数,,而不是使用〜=

tol = eps(0.5);ABS(C-0)> tol
ans =.逻辑0.

两个数字,C0.,靠近两个连续浮点数的彼此更近0.5。在许多情况下,C可能是这样的0.

比较两个的元素约会时间阵列不等式。

创建二约会时间在不同的时区阵列。

t1 = [2014,04,14,9,0,0; ​​2014,04,14,10,0,0];a = datetime(t1,'时区''美国/ Los_Angeles');A.Format ='d-mmm-y hh:mm:ss z'
A =2x1 DateTime.14-ess-2014 09:00:00 -0700 14-APR-2014 10:00:00 -0700
T2 = [2014,04,14,12,0,0; ​​2014,04,14,12,30,0];b = datetime(t2,'时区''America / new_york');B.Format ='d-mmm-y hh:mm:ss z'
B =2x1 DateTime.14-ess-2014 12:00:00 -0400 14-APR-2014 12:30:00 -0400

检查元素的位置一种B.不平等。

a〜= b
ans =.2x1逻辑阵列0 1

输入参数

全部收缩

操作数,指定为标量,向量,矩阵或多维数组。输入一种B.必须是相同的大小或具有兼容的大小(例如,一种是一个m-经过-N矩阵和B.是标量或1-经过-N行矢量)。有关更多信息,请参阅兼容数组大小,用于基本操作

您可以比较任何类型的数字输入,并且对比较不会因类型转换而遭受精度的损失。

  • 如果一个输入是a分类数组,另一个输入可以是一个分类阵列,字符向量的小区阵列或单个字符向量。单个字符向量展开到与另一个输入相同大小的字符向量的单元阵列中。如果两个输入都是序数分类阵列,他们必须拥有相同的类别,包括其订单。如果两个输入都是分类不是序单的数组,他们可以拥有不同的类别。看比较分类数组元素更多细节。

  • 如果一个输入是a约会时间数组,另一个输入可以是一个约会时间阵列,字符向量或字符向量的单元格数组。

  • 如果一个输入是a期间数组,另一个输入可以是一个期间数组或数字数组。操作员将每个数字值视为标准的24小时数。

  • 如果一个输入是字符串阵列,则另一个输入可以是字符串阵列,字符向量或字符向量的小区数组。相应的元素一种B.被释放地比较。

数据类型:单身的|双倍的|INT8.|int16|INT32.|INT64.|uint8.|uint16|UINT32|UINT64|逻辑|char|细绳|分类|约会时间|期间
复数支持:金宝app是的

兼容性考虑因素

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R2016B的行为更改

R2020B的行为更改

扩展能力

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

在R2006A之前介绍