HDL代码生成
从MATLAB中生成HDL代码®代码和仿真软件金宝app®模型
您可以使用HDL Coder™功能在fpga或asic上实现通信系统设计。您可以生成可合成的和可移植的VHDL®和Verilog®生成VHDL和Verilog测试台，用于快速模拟、测试和验证生成的代码。您可以从Simulink或MATLAB设计生成代码。金宝app这种支持包金宝app括错误校正和检测、调制、滤波器、数学和信号操作，以及其他针对资源使用和性能优化的算法，如以区域(DSP HDL工具箱)块。有关如何生成HDL代码的基本示例，请参见FPGA可编程FIR滤波器．
要在Simulink或MATLAB中调试设计，请使金宝app用逻辑分析仪波形查看器。
主题
- 找到支持HDL代码生成的块金宝app
在Simulink库浏览器和文档中筛选支持HD金宝appL代码生成的块。金宝app
- fpga和asic的无线通信设计
通过使用无线HDL工具箱™块设计硬件的无线通信算法。
金宝app模型可视化工具
| 逻辑分析仪 | 随着时间的推移，可视化、测量和分析过渡和状态 |
相关信息
特色的例子
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