CIC DECIMATION HDL优化

使用级联集成电路梳滤波器对HDL代码生成进行了大约信号

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DSP系统工具箱HDL支持/过滤金宝app

描述

这CIC DECIMATION HDL优化通过使用级联集成器 - 梳（CIC）抽取滤波器，块通过级联积分器梳子抽取输入信号。CIC抽取滤波器是由梳部和积分器部件组成的一类线性相位FIR滤波器。CIC抽取滤波器结构包括N级联集成商的部分，速率变化因子R.，和N级联梳状滤波器部分。有关CIC抽取滤波器的更多信息，请参见算法．

该块支持标量和向量输金宝app入。对于两种类型的输入，块提供标量输出。该块支持标量输入的固金宝app定和可变抽取，并且仅用于向量输入的固定抽取。

该块提供适合HDL代码生成和硬件部署的架构。

港口

输入

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`数据`- 输入数据
标量|柱矢量

将输入数据指定为SCALAR或长度为1至64的列向量。输入数据必须是符号整数或签名的固定点，单词长度小于或等于32。抽取因子（R）参数必须是输入帧大小的整数倍数。

数据类型：INT8.|int16|INT32.|固定点
复数支持：金宝app是的

`有效的`- 指示有效输入数据
标量子

此端口是一个控制信号，指示输入数据是否有效。当这个值是1，块捕获来自的值数据输入端口。当这个值是0.，块忽略了来自的值数据输入端口。

数据类型：布尔基

`排名决定`- 可变抽取率
标量子

使用此端口在运行时动态指定可变抽取速率。

该值必须是数据类型UFIX12并且在2到2的范围内的整数抽取因子（R）参数值。

依赖性

要启用此端口，请选择可变抽取范围。

数据类型：Fixdt（0,12,0）

`重置`- 清除内部状态
标量子

当这个值是1，块停止当前计算并清除所有内部状态。当这个值是0.和输入有效的港口是1，该块启动新的过滤操作。

依赖性

要启用此端口，请选择使能复位输入端口范围。

数据类型：布尔基

输出

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`数据`- CIC抽取的输出数据
标量子

您可以通过设置来定义此输出的数据类型输出数据类型范围。

数据类型：INT8.|int16|INT32.|固定点
复数支持：金宝app是的

`有效的`- 指示有效输出数据
标量子

此端口是一个控制信号，指示来自的数据数据输出端口有效。当这个值是1，块返回有效数据数据输出端口。当这个值是0.，值的值数据输出端口无效。

数据类型：布尔基

参数

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`可变抽取`- 可变抽取率
`离开`（默认）|`在`

选择此参数以使用从中指定的可变抽取速率操作块排名决定输入端口。
清除此参数以使用从中指定的固定抽取速率操作块抽取因子（R）范围。

笔记

对于向量输入，块不支持可变抽取。金宝app

`抽取因子（R）`- 抽取因子
`2`（默认）|从2到2048的整数

指定要对输入进行抽取的抽取因子率。

当你选择可变抽取参数，抽取因子（R）参数设置有效值范围的上限排名决定输入端口。

`差分延迟（m）`——微分延迟
`1`（默认）|`2`

指定块的梳状部分的差分延迟。

`部分数量（n）`- 积分器和梳状部分的数量
`2`（默认）|`1`|`3.`|`4.`|`5.`|`6.`

指定块的梳子部分或块的积分器部分中的部分数。

`输出数据类型`- 数据类型的输出
`全面精确`（默认）|`与输入相同的单词长度`|`最小部分字长度`

选择输出数据的数据类型。

全面精确- 输出数据类型的字长等于输入字长度加增益位。
与输入相同的单词长度- 输出数据类型具有等于输入字长度的字长。
最小部分字长度- 输出数据类型使用您在中指定的单词长度输出字长范围。选择此选项时，块会应用修剪算法。有关修剪算法的更多信息，请参阅［1］．选择时不支持此选项金宝app可变抽取范围。

`输出字长`- 输出字长度
`16.`(默认)|整数，从2到104

指定输出的字长。

笔记

当这个值是2那3.那4.那5.，要么6.，块可能溢出输出数据。

依赖性

要启用此参数，请设置输出数据类型参数到最小部分字长度．

`加强`- 输出增益补偿
`离开`（默认）|`在`

选择此参数以补偿块的输出增益。

根据输入类型，指定的抽取和此参数的值，块的延迟更改。这里，N意味着部分的数量和veclen.表示载体的长度。

对于具有固定抽取的标量输入（可变抽取参数被清除）：

清除此参数时，块的延迟为3 +N时钟周期。
选择此参数时，块的延迟为3 +N+ 9个时钟周期。

对于具有可变抽取的标量输入（可变抽取参数被选中）：

清除此参数时，块的延迟为4 +N时钟周期。
选择此参数时，块的延迟为4 +N+ 9个时钟周期。

对于具有固定抽取的向量输入（可变抽取参数被清除）：

清除此参数时，块的延迟是地面（（veclen.- 1）*（N/veclen.））+ 1 +N+（2 +（veclen.+ 1）*N时钟周期。
选择此参数时，块的延迟是地面（（veclen.- 1）*（N/veclen.））+ 1 +N+（2 +（veclen.+ 1）*N）+ 9个时钟周期。

笔记

对于向量输入，块不支持可变抽取。金宝app

`使能复位输入端口`- 复位信号
`离开`（默认）|`在`

选择此参数以启用重置输入端口。

模型例子

为HDL实现CIC抽取过滤器

使用CIC DECIMATION HDL优化块过滤和下按数据。您可以从Simulink（R）模型中的子系统中生成HDL代码。金宝app

LTE数字下变频器的HDL实现

为诸如LTE的无线电通信应用设计一种数字下变频器（DDC），并使用HDL Coder™生成HDL码。

算法

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CIC DECIMATION FILTER.

CIC抽取滤波器的传递函数是

$H （ Z. ） = {[{σ.}_{K. = 0.}^{R. m - 1} {Z.}^{- K.}]}^{N} = \frac{{（ 1 - {Z.}^{- R. m} ）}^{N}}{{（ 1 - {Z.}^{- 1} ）}^{N}} = \frac{1}{{（ 1 - {Z.}^{- 1} ）}^{N}} \cdot \frac{{（ 1 - {Z.}^{- R. m} ）}^{N}}{1} = H_{一世}^{N} （ Z. ） \cdot H_{C}^{N} （ Z. ）那$

在哪里：

H_一世是CIC滤波器积分器部分的传递函数。
H_C是CIC滤波器的梳状部分的传递函数。
N是部分的数量。CIC滤波器中的部分的数量被定义为滤波器的梳状部分或积分器部分中的部分数。此值不表示整个过滤器中的部分总数。
R.是抽取因子。
m为微分延迟。

CIC滤波器结构

这CIC DECIMATION HDL优化块具有此图中显示的CIC滤波器结构。结构包括N级联集成商的部分，速率变化因子R.，和N级联梳状滤波器的部分［1］．

您可以在前馈或反馈路径中定位CIC滤波器的集成器部分中的单元延迟。这两种配置产生相同的滤波器频率响应。然而，由于块的延迟，这两个配置的数值输出是不同的。因为这种配置优选用于HDL实现，所以该块将单位延迟放在积分器的前馈路径中。

固定和可变排列

块向下采样的积分级输出使用R.，使用的固定抽取率使用抽取因子（R）参数或使用的可变抽取速率使用排名决定输入端口。在下摄像机阶段，该块使用计数器来计算有效输入样本，这取决于比例率。每当抽取速率发生变化时，块重置并从下一个示例开始新计算。此机制可防止块累积错误值。然后，块向CIC滤波器的梳状部分提供抽取的输出。

加强

块的增益是给出的 $G 一种一世 N = {（ R. X m ）}^{N}$ ，在哪里：

R.是个抽取因子（R）参数值。
m是个差分延迟（m）参数值。
N是个部分数量（n）参数值。

块在两部分中实现增益校正：粗糙增益和精细增益。在粗糙增益校正中，块计算换档值，将换档值添加到分数位以创建数字类型，并执行左侧和重新识别的比特换档。在精细增益校正中，如果增益不是2.然后，则块将剩余增益划分为2.然后，块将校正的粗糙增益校正值乘以精细增益的逆值。在块开始处理之前，最初预估并存储在阵列中所有可能的移位和精细增益值。

您可以将此等式修改为 $G 一种一世 N = 2^{C G 一种一世 N} X F G 一种一世 N$ ．在这个方程,CGAIN.是粗糙的增益，和兴是精致的收益。这些提升由这些方程给出。

$C G 一种一世 N = F L. O. O. R. （ {日志}_{2} G 一种一世 N ）$
$F G 一种一世 N = G 一种一世 N / 2^{C G 一种一世 N} = G 一种一世 N X 2^{- C G 一种一世 N}^{}$

执行增益校正可变抽取参数被选中时，该块设置配置有最大抽取率的输出数据类型，以及在最大抽取率下的所有值的位移。位移值等于 ${最大增益 - 日志}_{2} （当前收益）$ ．

输出数据类型

块输出数据如何基于输出数据类型选择。考虑一个块R.那m，和N分别为8,1和3的值，输入宽度为16.输出字长度计算为 ${B.}_{出去} = {B.}_{在} + [{日志}_{2} （ G 一种一世 N ）]$ 那

在哪里：

$G 一种一世 N = {（ R. X m ）}^{N}$
B._在输入字长。
B._出去输出字长度。

当你设置时输出数据类型参数到全面精确，通过将九个增益位添加到输入字长度为16的输入字长度，块输出具有字的单个长度为25的数据。

当你设置时输出数据类型参数到与输入相同的单词长度，块输出具有16的字长为16的数据，这与输入字长度相同。内部集成器和梳级使用具有25位的全精密数据类型。

当你设置时输出数据类型参数到最小部分字长度和输出字长参数到16.，块输出具有字的数量为16的数据。在这种情况下，块基于修剪算法在每个阶段进行比特宽度。

如果是输出字长参数值小于块输出所需的位数，提出了较早阶段的最低有效位（LSB）。hogenauer算法［1］提供在每个阶段丢弃的LSB数量。该算法最小化输出数据中的信息丢失。

潜伏

本节示出了当块以固定和可变抽取率运行时的标量输入的块的延迟，并且当块以固定的抽取率运行块时的矢量输入。

标量的输入

本节示出了具有不同的标量输入的块的输出R.那m，和N价值观。

此图显示了默认配置的块的输出（即，具有固定抽取率和固定的抽取率R.那m，和N分别为2,1和2的值）。基于固定的块返回每个第二个周期的有效输出数据抽取因子（R）参数值2．块的延迟是5个时钟周期，并计算为3 +N，在哪里N是部分的数量。

该图显示了具有固定抽取速率的块的输出，R.那m，和N分别为8,1和3的值，以及加强参数选择。基于固定的块返回每个第八周期的有效输出数据抽取因子（R）参数值8.．块的延迟是15个时钟周期，并计算为3 +N+ 9，在哪里N是部分的数量。

该图显示了具有可变抽取速率的块的输出（排名决定输入端口）值2,4和8以及m和N值为1和3。在这种情况下，加强参数被清除。该块在与其对应的第二个，第四个和第八个周期中返回有效输出数据排名决定端口价值2那4.，和8.,分别。块接受排名决定端口值仅在此时更改有效的输入端口是1．块的延迟是7个时钟周期，并计算为4 +N，在哪里N是部分的数量。

矢量输入

使用此公式计算向量输入的块的延迟：地面（（veclen.- 1）*（N/veclen.））+ 1 +N+ 9 *加强+（2 +（veclen.+ 1）*N），在哪里veclen.是矢量的长度和N是部分的数量。

此图显示了具有默认配置的双元列向量输入的块的输出（即，具有固定抽取速率和R.那m，和N分别为2,1和2的值）。块的延迟是12个时钟周期。

该图显示了具有固定抽取速率的八元列向量输入的块的输出，R.那m，和N分别为8,1和3的值，以及加强参数选择。块的延迟是44个时钟周期。

表现

合成HDL代码的性能因目标和合成选项而异。下表显示了具有固定抽取率和可变抽取率的标量输入和具有固定抽取率的双元素列向量输入的块的资源和性能数据合成结果R.那m，和N分别为2,1和2。生成的HDL靶向Xilinx^®Zynq.^®- 7000 ZC706评估板。

输入数据	抽取类型	切片LUT	切片寄存器	MHz中的最大频率
标量子	固定利率	101.	166.	711.74
标量子	可变率	206.	186.	441.70.
向量	固定利率	218.	627.	624.61

资源和频率因输入数据的类型而异，R.那m，和N在块掩码中选择的值和其他参数值。使用向量输入可以增加吞吐量，但此选项还增加了块使用的硬件资源的数量。

参考文献

[1] Hogenauer，E。“用于抽取和插值的经济类别过滤器。”声学，语音和信号处理的IEEE交易29，不。2（1981年4月）：155-62。https://doi.org/10.1109/TASSP.1981.1163535。

扩展能力

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

此块支持Simulin金宝appk的C / C ++代码生成金宝app^®加速器和快速加速器模式和DPI组件生成。

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的其他配置选项。

HDL架构

此块具有单个默认的HDL体系结构。

HDL块属性

约束outputipeline.	通过在您的设计中移动现有延迟，在输出处放置寄存器数。分布式流水线不会重新分配这些寄存器。默认为`0.`．有关更多详细信息，请参阅约束outputipeline.（HDL编码器）．
InputPipeline.	要插入生成代码的输入管道阶段的数目。分布式管道和受约束的输出管道可以移动这些寄存器。默认为`0.`．有关更多详细信息，请参阅InputPipeline.（HDL编码器）．
outputpipeline.	输出流水线阶段以生成的代码插入。分布式管道和受约束的输出管道可以移动这些寄存器。默认为`0.`．有关更多详细信息，请参阅outputpipeline.（HDL编码器）．

也可以看看

对象

dsp.ciccompensationDecimator.|dsp.ciccompensationinterpolator.|dsp.cicdecimator.|dsp.cicinterpolator.|dsp.hdlcicdecimation.

块

CIC DECIMATION.|CIC插值

在R2019B中介绍

CIC DECIMATION HDL优化

描述

港口

输入

数据- 输入数据标量|柱矢量

有效的- 指示有效输入数据标量子

排名决定- 可变抽取率标量子

依赖性

重置- 清除内部状态标量子

依赖性

输出

数据- CIC抽取的输出数据标量子

有效的- 指示有效输出数据标量子

参数

可变抽取- 可变抽取率离开（默认）|在

抽取因子（R）- 抽取因子2（默认）|从2到2048的整数

差分延迟（m）——微分延迟1（默认）|2

部分数量（n）- 积分器和梳状部分的数量2（默认）|1|3.|4.|5.|6.

输出数据类型- 数据类型的输出全面精确（默认）|与输入相同的单词长度|最小部分字长度

输出字长- 输出字长度16.(默认)|整数，从2到104

依赖性

加强- 输出增益补偿离开（默认）|在

使能复位输入端口- 复位信号离开（默认）|在

模型例子

为HDL实现CIC抽取过滤器

LTE数字下变频器的HDL实现

算法

CIC DECIMATION FILTER.

CIC滤波器结构

固定和可变排列

加强

输出数据类型

潜伏

表现

参考文献

扩展能力

C / C ++代码生成使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

也可以看看

对象

块

DSP系统工具箱文档

金宝app

MATLAB中有效的多速率信号处理

`数据`- 输入数据
标量|柱矢量

`有效的`- 指示有效输入数据
标量子

`排名决定`- 可变抽取率
标量子

`重置`- 清除内部状态
标量子

`数据`- CIC抽取的输出数据
标量子

`有效的`- 指示有效输出数据
标量子

`可变抽取`- 可变抽取率
`离开`（默认）|`在`

`抽取因子（R）`- 抽取因子
`2`（默认）|从2到2048的整数

`差分延迟（m）`——微分延迟
`1`（默认）|`2`

`部分数量（n）`- 积分器和梳状部分的数量
`2`（默认）|`1`|`3.`|`4.`|`5.`|`6.`

`输出数据类型`- 数据类型的输出
`全面精确`（默认）|`与输入相同的单词长度`|`最小部分字长度`

`输出字长`- 输出字长度
`16.`(默认)|整数，从2到104

`加强`- 输出增益补偿
`离开`（默认）|`在`

`使能复位输入端口`- 复位信号
`离开`（默认）|`在`

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。