介绍

这个例子是一个逐步指导，帮助您使用HDL编码器™ 用于生成自定义HDL IP核心的软件，该核心使Xilinx Zynq UltraScale+MPSoC ZCU102评估工具包上的LED闪烁，并演示如何使用嵌入式编码器生成在ARM®处理器上运行的C代码，以控制LED闪烁频率。

您可以使用MATLAB®和Simulink®来设金宝app计、模拟和验证您的应用程序，使用算法执行假设场景，并优化参数。然后，您可以通过决定哪些系统元素将由可编程逻辑执行，以及哪些系统元素将在ARM Cortex-A53上运行，来准备在Xilinx Zynq UltraScale+ MPSoC上的硬件和软件实现设计。

使用本例中所示的引导工作流，您可以使用HDL Coder自动生成可编程逻辑的HDL代码，使用Embedded Coder为ARM处理器生成C代码，并在Xilinx Zynq UltraScale+ MPSoC平台上实现设计。

在此工作流中，您将执行以下步骤：

需求

设置您的Xilinx Zynq UltraScale+ MPSoC硬件和工具

1.搭建Xilinx Zynq UltraScale+ MPSoC ZCU102评估试剂盒，如下图所示。要了解更多关于ZCU102硬件设置的信息，请参考Xilinx文档．

1.1.确保送回switch的设置如下图所示，因此您可以从SD卡启动Linux。

1．2使用微型USB电缆将计算机连接到ZCU102的USB UART接口。确保正确安装了USB设备驱动程序，如Silicon Labs CP210x USB到UART网桥的驱动程序。如果没有，请联机搜索并安装驱动程序。

１．３使用以太网线将Xilinx Zynq UltraScale+ MPSoC板连接到您的计算机。

2.如果你还没有安装Xilinx Zynq平台的HDL编码器和嵌入式编码器支持包，请安金宝app装。

2．1关于MATLAB家选项卡中环境>管理Add-Ons。

2．2在附加模块管理器中，单击Xilinx Zynq平台嵌入式编码器支持包的设置按钮，开始硬件设置过程。金宝app

3.确保您使用的是Xilinx Zynq平台嵌入式编码器支持包提供的SD卡映像。金宝app

4.在MATLAB命令窗口中输入以下命令，建立Zynq硬件连接:

h = zynq

的zynq函数通过COM端口登录到硬件并运行ifconfig命令获取单板的IP地址。该功能还可以测试以太网连接。

5.您可以选择使用PuTTY之类的程序，使用以下配置测试串行连接™. 波特率：115200；数据位:8；停止位:1；奇偶校验:没有一个；流控制:没有一个. 重启MPSoC板时，您应该能够在串行控制台上观察Linux引导日志。在使用之前，必须先关闭此串行连接zynq函数了。

6.在MATLAB命令窗口中使用以下命令设置Xilinx Vivado合成工具路径。运行该命令时，请使用您自己的Vivado安装路径。

C:\Xilinx\Vivado\2019.1\bin\ Vivado .bat';

为硬件和软件实现对设计进行分区

Zynq软硬件协同设计工作流的第一步是决定设计的哪些部分要在可编程逻辑上实现，哪些部分要在ARM处理器上运行。

将要在可编程逻辑上实现的所有块分组到一个原子子系统中。这个原子子系统是硬件-软件分区的边界。该子系统内的所有模块将在可编程逻辑上实现，该子系统外的所有模块将在ARM处理器上运行。

在本例中，子系统led_counter是硬件子系统。它模拟了一个计数器，使FPGA板上的LED闪烁。两个输入端口，闪烁频率和Blink_direction，是确定LED闪烁频率和方向的控制端口。子系统外部的所有块led_counter用于软件实现。

在Si金宝appmulink中，您可以使用滑动增益或手动开关块来调整硬件子系统的输入值。在嵌入式软件中，这意味着ARM处理器通过向AXI接口写入可访问寄存器来控制生成的IP核。硬件子系统的输出端口，发光二极管，连接LED硬件。输出端口,回读，可用于将数据读回处理器。

open_system (“hdlcoder_led_blinking”);

使用HDL Workflow Advisor生成HDL IP核心

使用HDL workflow Advisor中的IP Core Generation工作流，您可以从Simulink模型自动生成一个可共享和可重用的IP Core模块。金宝app生成的IP核被设计为连接到FPGA设备上的嵌入式处理器。HDL Coder从Simulink块生成HDL代码，也为连接IP核到嵌入式金宝app处理器的axis接口逻辑生成HDL代码。HDL编码器将所有生成的文件打包到一个IP核心文件夹中。然后可以将生成的IP核与Xilinx Vivado环境中的更大的FPGA嵌入式设计集成。

1.启动IP核心生成工作流。

1.1.从。打开HDL工作流顾问hdlcoder_led_blinking / led_counter通过右键单击led_counter子系统,并选择硬体描述语言程式码>高密度脂蛋白工作流顾问．

1.2.在设定目标>设置目标设备和合成工具任务,为目标工作流中,选择IP核心生成．

1.3.为目标平台中,选择Xilinx Zynq UltraScale+MPSoC ZCU102评估套件．如果您没有这个选项，请选择得到更多的打开支持包安装程序。在支金宝app持包安装程序中，选择Xilinx Zynq Platform并按照支持包安装程序提供的说明完成安装。

1.4.点击运行这个任务运行设置目标设备和合成工具任务

1．5在设定目标>设定目标参考设计任务,选择默认的系统．

1.6。点击运行这个任务运行设定目标参考设计任务

2.配置目标接口。

将DUT中的每个端口映射到一个IP核心目标接口。在本例中，输入端口闪烁频率和Blink_direction映射到AXI4-Lite接口，因此HDL Coder为它们生成可访问axis接口的寄存器。的发光二极管输出端口映射到外部接口，通用led [0:7]，连接Zynq板上的LED硬件。

2．1在设定目标>设置目标接口任务,选择AXI4-Lite为闪烁频率，Blink_direction,回读．

2．2选择通用led [0:7]为发光二极管．

2.3在设定目标>设置目标频率任务,选择目标频率为50mhz．

3.生成IP核心。

要生成IP核，右键单击生成RTL代码和IP核任务并选择运行到所选任务．

4.生成并查看IP核心报告。

生成自定义IP核后，IP核文件在ipcore文件夹中的文件夹。与自定义IP核一起生成HTML自定义IP核报告。该报告描述生成的自定义IP核的行为和内容。

将IP核心与Xilinx Vivado环境集成

在这部分工作流中，您将生成的IP核插入到嵌入式系统参考设计中，生成FPGA位流，并将位流下载到Zynq硬件。

参考设计是一个预定义的Xilinx Vivado项目。它包含了Xilinx软件将你的设计部署到Zynq平台所需的所有元素，除了你生成的定制IP核和嵌入式软件。

1.要与Xilinx Vivado环境集成，请选择创建项目下任务嵌入式系统集成,然后单击运行这个任务. 生成具有IP Integrator嵌入式设计的Xilinx Vivado项目，并在对话框窗口中提供指向该项目的链接。您可以选择打开项目进行查看。

2.如果您有嵌入式编码器许可证，您可以在下一个任务中生成软件接口模型，生成软件接口模型. 软件接口模型的详细信息将在本示例的下一节“生成软件接口模型”中解释。

3.中构建FPGA位流构建FPGA比特流任务确保从外部运行构建过程选项，因此Xilinx合成工具将在与MATLAB不同的进程中运行。等待合成工具进程在外部命令窗口中运行完毕。

4.生成比特流后，选择程序目标设备任务选择下载为编程方法将FPGA比特流下载到Xilinx Zynq UltraScale+MPSoC板上的SD卡上，这样当您关闭Zynq板电源时，您的设计将自动重新加载。点击运行这个任务对Zynq硬件进行编程。

在FPGA硬件编程后，Xilinx Zynq UltraScale+ MPSoC ZCU102板上的LED开始闪烁。

接下来，您将生成在ARM处理器上运行的C代码，以控制LED闪烁频率和方向。

生成软件界面模型

在HDL Workflow Advisor中，在生成IP核之后，您可以在步骤4.1中创建一个vivado项目，也可以在嵌入式系统集成>生成软件接口模型任务

软件接口模型包含在软件中运行的设计部分。它包括HDL子系统外部的所有块，并用AXI驱动程序块替换HDL子系统。如果您有Embedded Coder许可证，您可以从软件接口模型自动生成嵌入式C代码，构建它，并在ARM处理器上的Linux上运行可执行文件。生成的嵌入式软件包括从控制HDL IP核的AXI驱动程序块生成的AXI驱动程序代码。

运行生成软件接口模型任务并查看生成的新模型。任务对话框显示了到模型的链接。

在生成的软件接口模型中，将“led_counter”子系统替换为产生ARM处理器与FPGA之间接口逻辑的AXI驱动模块。

在Zynq ZCU102硬件上运行软件接口模型

在这部分工作流中，您将配置生成的软件接口模型，自动生成嵌入式C代码，并以外部模式在Zynq硬件中的ARM处理器上运行您的模型。

在构建和开发算法原型时，在算法在硬件上运行时监视和调优算法是很有用的。Simulink中的外部模式特性支持此功能。金宝app在这种模式下，你的算法首先部署到Zynq硬件中的ARM处理器上，然后通过以太网连接到主机上的Simulink模型。金宝app

Simulink模型的主要作用是调整和监控金宝app硬件上运行的算法。由于ARM处理器通过AXI接口连接到HDL IP核，因此您可以使用外部模式调整参数，并从FPGA捕获数据。

总结

此示例显示了软硬件协同设计工作流如何帮助将MATLAB和Simulink设计自动部署到Xilinx Zynq Ultrascale+MPSoC。通过迭代工作流，您可以探索划分和部署设计的最佳方法。金宝app

下面的图表显示了您在本示例中所经历的工作流的高级图。要了解更多有关硬件和软件协同设计的工作流程，请参阅HDL编码文档．