启动MATLAB软件。

将当前文件夹设置为创建的文件夹为你的教程文件创建一个文件夹．

属性启动筛选器设计器filterDesigner命令。出现过滤器设计和分析工具对话框。

在过滤器设计和分析工具对话框中，检查以下过滤器选项的设置:

这些设置用于筛选器为您创建的默认筛选器设计。如果您不需要更改过滤器，并且设计滤波器是灰色的，你可以跳过到数字转换过滤器．

如果您修改了步骤4中列出的选项，请单击设计滤波器．筛选器为指定设计创建筛选器，并在任务完成时在筛选器状态栏中显示以下消息。

设计滤波器……完成

有关使用筛选器设计器设计筛选器的更多信息，请参阅DSP系统工具箱™文档。

打开你创建的基本FIR滤波器设计在Filter Designer中设计一个FIR滤波器．

单击“设置量化参数”按钮在左侧工具栏中。筛选器设计器显示过滤算法菜单在其对话框的下半部分。

选择定点从过滤算法列表。然后选择指定所有从过滤精度列表。Filter Designer在其对话框的下半部分显示量化参数的三个选项卡面板中的第一个。

使用量化选项来测试各种设置对量化滤波器的性能和准确性的影响。

量化参数设置如下:

点击应用．

通过选择开始Filter Design HDL Coder UI目标>产生高密度脂蛋白在“筛选器设计器”对话框中。筛选器设计器显示“生成HDL”对话框。

找到Filter Design HDL Coder在线帮助。

在“生成HDL”对话框中，单击帮助按钮。会打开一个上下文相关的小帮助窗口。窗口显示对话框的相关信息。

关闭帮助窗口。

将光标放在文件夹中的标签或文本框目标窗格中的“生成HDL”对话框，然后右键单击。一个这是什么?按钮出现。

点击这是什么?上下文相关的帮助窗口显示描述文件夹选择。配置生成的HDL代码的内容和样式，在工作时使用上下文敏感的帮助来获得更多信息。每个选项都有一个帮助主题。

在的名字网页的文本框目标窗格中，将默认名称替换为basicfir．这个选项命名VHDL实体和包含过滤器VHDL代码的文件。

选择全局设置选项卡。然后选择一般选项卡的附加的设置部分的UI。类型教程-基本FIR滤波器在评论标题文本框中。编码人员将注释添加到生成的每个文件的头注释块的末尾。

选择港口选项卡的附加的设置部分的UI。

更改输入和输出端口的名称。在输入端口文本框、替换filter_in与data_in．在输出端口文本框、替换filter_out与data_out．

的复选框添加输入寄存器选择。的港口窗格现在看起来如下所示。

单击试验台选项卡中的生成HDL对话框。在文件名称文本框中，将默认名称替换为basicfir_tb．此选项为生成的测试工作台文件命名。

点击生成启动代码生成过程。

编码器显示消息在MATLAB命令窗口，因为它生成过滤器和测试工作台VHDL文件:

###生成:C:\hdlfilter_tutorials\hdlsrc\basicfir。vhd ### start generation of basicfir VHDL entity ### start generation of basicfir VHDL architecture ### HDL latency is 2 samples ### Successful completion of VHDL code generation process for filter:3429个样本长度。###生成测试平台:C:\hdlfilter_tutorials\hdlsrc\basicfir_tb。vhd ###请稍等…完成VHDL测试平台的生成

如消息所示，编码人员创建文件夹hdlsrc在当前工作文件夹下放置文件basicfir.vhd和basicfir_tb.vhd在那个文件夹。

注意，这些消息包含了指向生成的代码和测试工作台文件的超链接。通过单击这些超链接，可以直接在MATLAB编辑器中打开代码文件。

生成的VHDL代码具有以下特点:

生成的测试平台:

完成代码生成后，单击关闭关闭“生成HDL”对话框。

打开生成的VHDL过滤器文件basicfir.vhd．

搜索basicfir．这一行标识VHDL模块，使用为的名字选项目标窗格。参见步骤5配置和生成VHDL代码．

搜索教程．此部分是编码员放置您为评论标题选择。参见步骤10配置和生成VHDL代码．

搜索HDL代码．此部分列出了您修改过的编码器选项配置和生成VHDL代码．

搜索过滤器设置．此部分描述您在中指定的过滤器设计和量化设置在Filter Designer中设计一个FIR滤波器和数字转换过滤器．

搜索实体．这一行命名VHDL实体，使用您为的名字选项目标窗格。参见步骤5配置和生成VHDL代码．

搜索港口．这港口声明定义了时钟、时钟使能、重置以及数据输入和输出端口。clock、clock enable和reset信号的端口使用默认字符向量命名。数据输入和输出的端口按照您在输入端口和输出端口选项港口选项卡的生成HDL对话框。参见步骤12配置和生成VHDL代码．

搜索常量．本节定义系数。它们使用默认命名方案命名，多项式系数n,在那里n是系数number，从1开始。

搜索信号．这部分代码定义了过滤器的信号。

搜索过程．的过程块名称Delay_Pipeline_process包括默认过程块后缀“_process”．

搜索如果重置．这段代码断言复位信号。缺省值是active high(1)。还要注意过程块应用默认异步复位风格时生成VHDL代码寄存器。

搜索ELSIF．当过滤器在寄存器上运行时，此代码检查上升边。默认的ELSIF clk 'event语句，而不是可选的rising_edge函数。

搜索Output_Register．这部分代码将筛选器数据写入输出寄存器。默认情况下会生成此寄存器的代码。在第13步配置和生成VHDL代码，你通过了添加输入寄存器选择，却留下了添加输出寄存器选中。还要注意过程块名称Output_Register_process包括默认过程块后缀“_process”．

搜索data_out．这部分代码驱动过滤器的输出数据。

开始你的导师图形ModelSim模拟器。

将当前文件夹设置为包含生成的VHDL文件的文件夹。例如:

如果需要，创建一个设计库来存储已编译的VHDL实体、包、架构和配置。在导师图形ModelSim控件创建设计库vlib命令。

编译生成的过滤器和测试台VHDL文件。在导师图形ModelSim模拟器，你用VHDL编译的代码威科姆公司命令。以下命令编译过滤器和过滤器测试台的VHDL代码。

威科姆公司basicfir。vhd威科姆公司basicfir_tb.vhd

下面的屏幕显示显示了此命令序列和编译期间显示的信息消息。

加载模拟测试台。加载测试台的过程取决于您使用的模拟器。在导师图形ModelSim模拟器，您加载用于模拟的测试台vsim命令。例如:

vsim work.basicfir_tb

下图是加载结果work.basicfir_tb与vsim命令。

打开一个显示窗口，以便在测试台架运行时监视模拟。在导师图形ModelSim模拟器，使用以下命令打开波窗口和查看结果的模拟HDL波形。

以下波窗口显示。

要开始运行仿真，请为您的仿真器发出start simulation命令。例如，在导师图形ModelSim模拟器，可以用运行命令。

下面的显示显示运行-命令用于启动模拟。

当您的测试台模拟运行时，请注意错误消息。如果出现错误信息，解释它们，因为它们与您的过滤器设计和您所选择的HDL代码生成选项有关。根据您在生成过滤器VHDL代码时指定的自定义确定是否期望得到结果。

以下波窗口以HDL波形显示仿真结果。