主要内容
选择目标语言
HDL代码在VHDL或Verilog中生成。为代码生成选择的语言称为目标语言．默认情况下，目标语言是VHDL。如果您保留VHDL设置，则将禁用特定于Verilog的Generate HDL对话框选项，并且不可选择。
如果您需要或喜欢生成Verilog代码，请选择Verilog为语言选项目标“生成HDL”对话框的窗格。此设置导致编码器启用特定于Verilog的选项，并使特定于VHDL的选项变灰并禁用。
选择命令行:使用generatehdl函数与开发属性将语言设置为VHDL或Verilog。
你也可以从以下列表中选择一个网站:
