Vision HDL工具箱™ 为FPGA和ASIC上视觉系统的设计和实现提供像素流算法。它提供了一个设计框架,支持多种接口类型、帧大小和帧速率。工具箱中的图像处理、视频和计算机视觉算法使用适合HDL实现的体系结构。金宝app
工具箱算法旨在用VHDL生成可读、可合成的代码®和Verilog®(使用HDL编码器)™). 生成的HDL代码经FPGA验证可用于高达8k分辨率的帧大小和高帧速率(HFR)视频。
工具箱功能以MATLAB的形式提供®功能、系统对象和Simulink金宝app®阻碍。
了解Vision HDL工具箱的基础知识
在基于帧的视频和像素流之间转换
为流式视频处理选择块或系统对象
使用HDL编码器生成HDL代码,使用HDL验证器进行验证™, 使用硬件支持包的原型金宝app